新時代邏輯運算解決方案──PLD
【作者： Steve Prokosch】 2004年05月05日 星期三
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附加邏輯的起源
附加邏輯（Glue Logic）的最早起源是貝爾實驗室在1947年12月開發出的電晶體，最早被稱為離散式邏輯（discrete logic），自此之後眾多廠商紛紛投入這個神秘的領域，運用離散式矽邏輯元件開發各種有用的設備；包括Univac、TI、Motorola、IBM、以及Fairchild 在內的廠商皆投入製造的行列，並運用邏輯閘元件開發出遊戲機、無線電、衛星、一直到超級電腦等各種產品。許多廠商皆投入分散邏輯領域，但最著名的就是德州儀器在1962年針對美國太空總署的登月與太空探索計畫所開發的TTL 74XX系列積體電路。這系列元件內含許多簡單的離散式邏輯閘，用來取代真空管技術。其中包括7400 quad NAND正反器、7474 twin D-type Flops、74160-decade 計數器、二進位加數器、以及其它簡單功能的元件。
在1968年，市場開始享受新技術帶來的利益之時，英特爾同時推出了第一款1k RAM 元件，Gordon Moore 也在1965年針對半導體內含電晶體數量作出指數性成長（每2年倍增）的預言，此項預言至今仍舊適用。這些製程技術上的演進協助分散邏輯元件嵌入在體積更小的封裝中，並讓更多的離散式元件能整合在單一封裝中。這種發展讓研發業者能縮小機板空間以及減少元件數量，並在電子產品設計的初期就能推出基本的開發元件。此後的數年，市場對於多元化應用的需求持續成長，促使業界開發各種改良型TTL方案。這項舉動，為分散邏輯元件的新產品發展打下一劑強心針。各種興新應用促使製造商不斷推出範圍更大的電壓與功率規格，並持續將產品的成本降低，結果就是更多的分散元件陸續問市，支援新一代系統研發業者的需求。
在1970年代，光是根據分散邏輯所改良的新型記憶體元件就呈現爆炸性的成長。多款7400系列元件以及建置特殊功能的系列產品，就採用當時最先進的半導體製程設備。在1980年代初期，眾多系列邏輯元件陸續問市。衍生的系列產品包括: TTL、S、LS、AS、F、ALS、CD4000、HC、HCT、BCT、AC、ACT、FCT、ABT、以及AHCT等。在面對這麼多不同的選擇時，大多數邏輯元件廠商推出自己的產品組合，避免讓研發業者在面對核心電壓、I/O容忍度、以及速度等因素的限制下找不到適合的產品。此外，設計工程師必須注意隨著製程技術持續轉移，以及使用者數量等因素，所造成這些邏輯元件被淘汰的情況。若邏輯系列元件無法獲得顧客的青睞，其生命週期可能比原先預期的還來得短。
離散式邏輯元件應用領域
在發展初期，離散式邏輯被用來作為各種複雜系統的核心。當Zilog、Motorola、以及Intel 在1970年代初期推出微控制器時，離散式邏輯主要被用來開發各種複雜系統的週邊裝置。隨著時間流轉，離散式邏輯亦逐漸被稱為附加邏輯，這個名稱表現出現今的附加邏輯被用來串連系統中的各個部份的功能性，雖然它已不再像當初問世時那般的風光，但離散邏輯至今仍是大多數系統不可或缺的一部份。由於在半導體業界的應用領域極為廣泛，離散式邏輯是許多產業的關鍵元件。從電信、數據、無線通訊、可攜式裝置、一直到醫療，這些元件可作為任何種類電子邏輯訊號之間的連結橋樑。即使在最複雜的系統，仍然需要一些簡單的邏輯功能，離散式邏輯元件製造商不斷在相同的基本邏輯功能上建置各種新特色，以吸引各市場客戶的目光。多重技術市場區隔讓離散邏輯有拓展的空間，如今已包括背板邏輯、邊界掃瞄、收發器、電壓與邏輯轉換等領域。業界甚至開發出各種特殊功能的邏輯元件，支援各種特別的需求，像是分頻器、鎖相迴路、比對器、ALU（演算邏輯單元）、以及像是I2C功能的特殊匯流排通訊協定配件。但多元化的功能只是起步而已，現今的元件更進一步提供眾多不同的封裝規格、速度、電壓、溫度範圍、以及製程技術。
邏輯運算的選擇
對於大多數的系統設計而言，可利用許多方式來建置邏輯功能。離散邏輯只是解決設計問題的其中一個選項。有些設計業者喜歡運用微控制器，因為它在運作時具有序列的特性。有些則偏愛邏輯建置方案，主要因為擁有平行運作能力以及優異的速度。但若所有因素皆排除在外，最終解決方案可被開發成許多不同的型態。考量的因素包括產品尺寸、速度、或過去的經驗，企業在決策時亦會考量存貨甚至穩定性等因素。在面對現有技術與成本上的問題時，研發業者通常會在離散邏輯、可程式化邏輯（PLD）、特殊應用標準產品（ASSP）、或特殊應用積體電路（ASIC）之間做選擇。為進一步瞭解這些元件的定義，Gartner列出以下的定義標準：
˙ASIC ──針對特定應用所開發的IC產品，針對單一客戶進行客製化。 ˙ASSP── 針對特定應用所開發的IC產品，通常有多家客戶。 ˙PLD── 在組裝後（尚未嵌入記憶體）仍可進行程式化的IC產品。 這些產品選擇各有其優缺點。(表一)列出每種技術的特性與缺點。評分範圍為1至10分，最佳是1分，最差是10分。
《表一 邏輯方案的評估標準》
技術 易用性 成本 耗電率 產品上市速度
ASIC 9 2 3 10
ASSP 8 5 6 8
離散邏輯 1 4 4 2
CPLD 3 6 6 2
雖然選擇標準並不一定永遠都是研發決策的首要考量因素，但通常都會在考量清單中。例如，若產品上市時程是主要的決策考量因素，ASIC與ASSP可能就會被排除在考量名單外。ASSP元件僅活躍於某些市場，且並不能支援所有類型的設計。在考慮多元化與上市時程時，最佳的選擇應是離散邏輯或PLD；若產品面臨的產品存活時間較短暫，PLD應是最佳的選擇，因為業者可同步進行元件設計以及機板線路配置。若決策者最主要的考量因素是成本，則離散邏輯會是最後的贏家。但元件成本僅在整個系統中佔有一小部份，因此必須進行更廣泛的研究。
製造的成本
@內文NEMI（National Electronics Manufacturing Initiative）將轉移成本定義為在採用某些元件並將它們轉換成能運作的電子組件過程中所投入的成本，這個成本包括採購、合約成本、以及測試成本；實際的成本視機板支援的產業而定，產業包括消費性產品、可攜式裝置、汽車／航太、辦公室系統、以及商務產品等。如我們所預料，高階商務產品以及航太零組件有最高的轉換成本，主要因為它們需要特別的處理、記錄、以及可靠度。NEMI提供的(表二)列出各市場每個I/O的轉換成本：
《表二 NEMI針對1999～2003的預估資料》
使用1年的產品 1999 2000 2001 2002 2003
汽車/航太 0.9美元 2.0美元 2.0美元 2.0美元 1.8美元
消費性產品 0.7美元 0.6美元 0.6美元 0.5美元 0.4美元
可攜式裝置 0.8美元 0.65美元 0.5美元 0.5美元 0.45美元
辦公室系統 0.5美元 0.32美元 0.29美元 0.28美元 0.26美元
商務產品 1.2美元 1.0美元 0.8美元 0.8美元 0.75美元
大多數研發工程師在查看零組件清單時，僅會考慮到印刷電路板（PCB）上元件的成本。有許多人不瞭解特殊處理、封裝、組裝、以及其它潛藏的設備問題。通常元件成本僅佔產品總成本的一小部份，除了材料成本之外，還包括印刷電路板配線、機板製造、組裝與測試、以及存貨等方面的成本。隨著電路板的設計日趨複雜，這些成本將遠超過機板上元件本身的成本。為徹底瞭解每個元件的各項成本，我們必須在元件成本以及使用這些元件衍生成本兩者之間取得最佳平衡點。組裝成本通常和元件的數量（主動與被動）以及元件的種類（表面附著或通孔連結）有關連，使用的離散邏輯元件愈多，連結點就愈多，因此組裝的成本就愈高。
元件組裝與電路板成本之考量
整合度愈高，所須處理的元件數量就愈少；要達到高整合度可透過許多方法，例如像運用離散式邏輯元件以及有效率地運用現有的資源。簡單的離散式邏輯可將多組功能相同的元件整合在單一封裝中，若不需使用到所有加乘器，就不需使用到相關的針腳；因此即使有些資源沒有被用到，仍須支付這些資源的成本。這種額外支付成本的現象會發生在主動式邏輯元件以及被動式元件身上，若是離散邏輯資源需求愈多，組裝製程的成本也就愈高，元件會佔用更多的機板空間以及耗用更多的繞線成本，很明顯地離散邏輯的實際成本遠超過零組件本身報價。
根據NEMI最近的一項研究報告，每個接觸點（不論是通孔或表面附著）的組裝成本為0.04美元。離散邏輯與CPLD針腳數的範例如(表三)所示。
《表三 離散邏輯與CPLD的針腳與功能比較》
元件/針腳數 Schmitt 輸入 電壓轉換 I/O 轉換 邊界掃瞄
SN74LVC14 /14 是 ? ? ?
SB74ACVAH164245 /48 ? 是 ? ?
SB74HSTL16918 /48 ? ? 是 ?
SN74LVTH18512 /64 ? ? ? 是
Xilinx CPLD /100 是 是 是 是
我們可從表三看到必須使用174組離散邏輯針腳才能達到與CPLD相同的功能。離散邏輯組裝的成本為10.44美元，而CPLD組裝成本為6美元，這還不包括個別離散邏輯元件的外部被動元件。若我們分析離散邏輯以及CPLD的可用針腳，則CPLD解決方案需要較少的被動元件。在離散邏輯方面，可使用的針腳為全部174組中的49組。對於CPLD而言，100組針腳中有80組是可使用的。您不僅能從CPLD中獲得更多的資源，就本身報價以及組裝成本而言它都較為低廉，且需要的被動元件也比較少。在使用多組離散邏輯元件時，別忘了在電路板上加裝被動式連結點（contact）。雖然不同元件的實際狀況不一致，但單一晶片的電源與接地連結數通常低於多組離散邏輯元件。記得對於每個封裝而言，至少需要一組電源以及一組接地連結點，對於體積較大的封裝而言，可能需要4至6組電源與接地連結點。
對於要求低成本的產品而言，CPLD元件的組裝成本似乎較為低廉，但印刷電路板的製造亦須納入考量；例如在配置印刷電路板時，減少電路層的數量必定有助於壓低成本。在一些高速系統設計中，有時會需要更多的電路層，若我們分析離散邏輯元件的針腳數量以及配置電路板的線路資源，比較後的結果會發現使用離散邏輯時所使用的連結點數量會大幅增加。額外增加的離散邏輯連結點，不僅增加線路配置錯誤的機率，且由於針腳數量增加導致可能需要更多的電路層來配置訊號線路。這不僅會增加電路板的層數，亦可能會增加整個系統的尺寸大小以及耗電量。若比較表三的相同元件，則最後的總面積則如(表四)所示。
《表四 總面積比較》
元件/ 針腳數量 尺吋
SN74LVC14AD /14 70.5mm2
SB74ACVAH164245GR /48 72mm2
SB74HSTL16918DGGR /48 72mm2
SN74LVTH18512 /64 102mm2
Xilinx CPLD /100 196mm2
若將離散邏輯元件的面積加總，會算出總面積為316mm2，而CPLD在100針腳的VQ封裝中會佔用196mm2的面積。CPLD解決方案佔用空間大約減少40％，且使用較少的印刷電路板繞線層。
倉儲成本與產品淘汰風險之考量
倉儲成本是電子裝置總製造成本中的另一項變數。這方面的因素包括運送成本、儲存、組裝、以及機械處理等。存貨控制流程中成本比例較高的兩個因素為：運送與機械處理。產品製造的訂貨量愈大，總成本就愈高。即使運送方案僅有少量的供應商，但產品的重量、保存、以及送交時花費的時間，都會影響零組件的供料以及印刷電路板組裝的進度。若使用的是離散邏輯，必須訂購多組元件，以及配合產品製造流程規畫元件的運送以及排序/儲存等方面的作業；若僅使用到少量的元件，訂購、運送、儲存、以及組裝所耗用的時間就比較短，其結果就是較少的零件以及較低的成本。雖然離散邏輯最初看似成本較低廉，但經過詳細的分析，加上印刷電路板上使用的元件數量愈來愈多時，成本就會愈來愈高。
其中一項經常被忽略的就是產品被淘汰的風險；除非業者曾經試著更換一組已停產的零組件，否則可能永遠不會去檢查某項元件的量產狀況。若某個系列的產品提供種類眾多的零件，就提供更高一層的保障；另一方面，若產品是來自尚未發展成熟的市場，則產品撐不過數年就被淘汰的機會就比較高。就量產型消費性產品而言，這可能根本稱不上是一種問題，但對於包括像醫療、工業、電信、數據這些要求設備具備至少10年以上壽命的產業而言，就會形成嚴重的問題；因此應確認貨源能延續相當長的時間，避免向夕陽市場的廠商採購產品。而若選擇像CPLD這類具備許多功能的元件，則元件停止發展的機率就會降低，因為這類產品很少系列會有很短的生命週期。例如，若公司提供3個系列的元件支援3種不同的核心電壓，市場機制會決定其產品的壽命。通常產品會一直持續到無法再接到新訂單為止。其中一項重點就是應注意廠商僅推出少數產品，或是推出多款相同電壓規格的產品。
尋找最佳附加邏輯解決方案
在此我們須瞭解離散式邏輯的隱藏成本，以及市面上有哪些替代方案？如本文一開頭所談的，選擇方案包括ASIC、ASSP、PLD，但若能容許序列運作模式，則任何微控制器或處理器都可以作為替代方案。為簡化討論的流程，本文主要討論各種類似的建置方案，不討論任何微控制器或處理器；ASIC解決方案主要支援量產型的單一市場應用；ASSP元件若符合特定的市場以及您本身的需求，則也是理想的替代方案。對於大多數系統而言，最佳的解決方案應是可編程邏輯元件。如(表五)以及(圖一)所示，PLD元件持續以驚人的速度成長，反觀離散邏輯元件似乎呈現停滯不前的狀況。（表中的數字代表全球的營收額，單位為百萬美元）
《表五 iSuppli Application市場預測PLD與標準邏輯元件的成長（2003年第4季）》
? 2002 2003 2004 2005 2006 2007 CAGR 2000-2007
Standard Logic ICs 1,748 1,554 1,672 1,782 1,599 1,646 1.45%
Programmable Logic (PLD) 2,584 2,865 3,332 3,947 4,341 4,844 14.03%
《圖一 邏輯元件的衰退以及PLD的成長（單位：百萬美元）》
這個趨勢是因為愈來愈多功能不斷整合至CPLD與FPGA元件。另一方面也是因為可編程的邏輯元件持續運用尖端的製程技術，讓元件內的線寬持續縮小。這些電路尺寸縮小設計亦增加每片晶圓的晶粒產量，進而降低成本。封裝技術的改進亦有助於降低成本，如Quad Flat No Lead（QFN）元件的問世，讓封裝成本亦得以持續下滑。
穩定性
穩定性可從許多層面來考量，包括元件穩定性到系統穩定性；在建構一套完整系統時，穩定性就是整個設計流程中的重要因素。元件通常類似ESD規格，成熟度不高且對組裝流程較為敏感。在置於印刷電路板時，每個連結點都須透過焊錫連結，且不能有遺漏。焊錫接點的數量愈多，發生遺漏焊接點的機率就愈高。對離散元件而言，許多電源與訊號連結點導致連結點的數量居高不下。在使用像是PLD等整合型解決方案時，這些連結點都置於矽元件內部，且在出貨之前會經過徹底的測試。因此連結點都是位於元件內部，且元件在出廠前必定已通過測試與檢驗。若連結點位於元件外部，則能降低在機械組裝過程中出錯的機率。再次強調，離散式邏輯元件仍有其它的致命弱點。
耗電率
在考量功耗時，包括靜態與主動（或動態）耗電率都須納入分析。就離散元件而言，靜態耗電率相當低，但新型CPLD技術以及製程的改進，讓這些向來耗電率偏高的元件能與離散邏輯元件相互競爭。以Xilinx第一套低耗電CPLD為例，它採用0.35微米製程技術，本身沒有任何低耗電的設計，但待機模式下耗電率可達25uA（32 組Macrocell元件）；現今推出的CoolRunner-II，待機電流則可降低至12uA（32 組Macrocell 元件）。離散邏輯雖可能達到這麼低待機耗電率，但卻沒有特殊的功能來降低主動運作模式下的耗電率。CPLD則具備許多特殊功能，可降低主動模式的耗電率。
將許多功能整合至CoolRunner-II的一個實例就是DataGATE；這種模式讓設計者能將系統沒有使用的輸入訊號隨時關閉。這種作法能避免不必要的針腳切換，這類作業在元件尚在運作時會降低短路電流。當元件的門檻值因訊號切換而被跨越時，就會產生短路電流，在切換邏輯狀態（1至0或0至1）的短暫時間中，輸出端會將VCC加以短路讓電壓降至接地水平。這種現象會發生在任何CMOS電路。透過減少輸出訊號的切換，耗電率就能大幅降低。由於額外的控制邏輯與成本上的考量，這類功能通常不會出現在離散邏輯元件上。
易用性
1980年代之前的設計模式與現今採用的技術有極大的差異。現今市面上有許多工具，可協助業者設計矽元件以及印刷電路板，業者不須透過設計線路編輯器來配置印刷電路板上的邏輯元件，不必再以這種模式進行系統設計。各種設計合成工具讓多種功能可整合至單一矽元件。這種革新歸因於持續提高的複雜度與系統功能，此外這些性能強大的新工具通常免費提供大多數的元件功能。對於各種複雜功能而言，例如像是需要更多工程資源的設計工具，能針對每個使用者提供特定操作設定的工具。
轉移至CPLD的離散邏輯元件使用的模式通常相當直接，且容易建置。若已有設定檔（schematics），亦可透過設計輸入工具來匯入這些設定檔。若使用者較擅長像是VHDL或Verilog這類高階設計語言，市面上亦有各種匯入工具來滿足這些需求。
邏輯預估
若仍然對於離散邏輯與CPLD成本有所疑問，以下可分析組裝某個半導體元件所須耗費的成本。(圖二)顯示一組粗略的預測數據，估算有多少離散邏輯元件能嵌入在最小的CPLD，並推測封裝、測試、以及晶粒的成本。
在大多數的狀況下，CPLD會比離散邏輯還要便宜。離散邏輯的優勢在於小型的ASIC僅需少量的邏輯公式。(圖三)顯示離散邏輯與CPLD之間的預測。很明顯地可看出並非所有狀況都是由CPLD勝出。但有二個區域，離散邏輯具有成本上的優勢。
目前市面上有一套新工具可用來比較離散邏輯與PLD。透過該套工具，離散邏輯元件使用者能在系統設計的選擇階段，評比各種成本優勢的效益。使用者僅須從清單中選擇準備要使用的離散邏輯元件，並觀看與CPLD之間的比較。這套工具的擷取畫面如(圖四)所示。
在圖四範例中，很明顯看出CPLD的成本較低（藍色標記），但我們尚須檢驗其它因素才能完全瞭解這些結果。第一點就是離散邏輯與CPLD之間的直接關聯，這方面並沒有考量邏輯最佳化，這類最佳化調校能提升軟體運作的效能。因此這對於PLD而言是最不理想的邏輯狀況且可以加以改進，讓所需的設計適合應用在較小的CPLD。就共同產品數量、通用訊號名稱、訊號狀態層級轉換器、或是邊界掃瞄角度來看，改進的幅度可能相當可觀。由於CPLD已內建邊界掃瞄、層級轉換、輸入訊號調整、以及能分享通用邏輯資源，因此多種離散功能可匯整至單一元件。
結論
對本文提供的資訊而言，使用單一可重複編程元件能獲得超越使用多組離散邏輯元件的優勢，並可透過元件成本、簡化設計、降低組裝成本、系統可靠度、降低系統耗電率等特性，讓成熟的單晶片解決方案協助系統設計順利進行。而選用高整合度的單一可編程晶片，是業者在開發新產品時可選擇之優良解決方案。
（作者為Xilinx美商智霖CPLD產品行銷經理）
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