SystemVerilog目前已經漸漸成為設計與驗證的主流語言，許多廠商在其產品設計中都採用這樣的標準。目前全球估計已有超過150家廠商採用SystemVerilog，而許多先進設計與驗證工程師也開始在standardization process中使用此種語言。

SystemVerilog是國際電機電子工程學會（IEEE）近期所通過的電子設計的新標準語言。過去IC設計廠商普遍採用的設計語言主流為Verilog，而SystemVerilog則是Verilog的延伸與擴充版本。SystemVerilog可廣泛應用於新一代的先進電子產品硬體設計、規格開發及驗證等流程上。

《圖一　新思科技行銷部門資深總監Steve Smith》

對於開發EDA（Electronic Design Automation）工具的廠商來說，當SystemVerilog成為標準語言之後，可以藉由支援SystemVerilog開發更多的EDA工具，來符合客戶的設計需求。根據統計，目前以SystemVerilog語言為基礎所開發出來的EDA工具及解決方案已經超過75種，預料在IEEE通過SystemVerilog語言成為業界的標準後，會有更多的業者投入相關工具的研發，以增進不同EDA工具之間的相容性，這對於IC設計產業的發展來說也將有非常大的幫助。
...
...