Sony與imec推出高密度晶背連接模組 實現新一代3D晶片整合

於本周進行的2026年IEEE/JSAP超大規模積體電路（VLSI）技術與電路研討會上，比利時微電子研究中心（imec）與索尼（Sony）共同發表一套用來建立超高密度晶背內連的創新整合模組，這些連接是3D堆疊和晶背功能化技術的關鍵組件。

該模組的架構基於一道自對準局部晶背介電隔離（local BDI）製程步驟，進而製出具備低電阻、低漏電和超高密度的晶圓前後矽穿孔（TSV），還能勝過傳統矽穿孔方法，提供高達三倍的疊對容許範圍。這套局部晶背介電隔離矽穿孔模組是一套整合方法，將實現用於各種應用案例的3D整合方案，包含邏輯與記憶體元件。

晶背功能化與3D堆疊技術是實現新一代半導體元件的關鍵技術。兩者需要高密度的晶背內連，以確保在佈線細密的主動式晶圓正面與較低密度的結構化晶圓背面之間建立連接。其中一種晶背內連的潛力方案是中穿孔（via-middle）矽穿孔製程。雖然這套方法可以實現從晶圓正面到背面（晶圓前後）的高密度連接，但製出的矽穿孔通常具備較高的深寬比，而這會帶來金屬化和電性方面的挑戰。

而今，索尼攜手imec共同發表一套用來整合晶背矽穿孔的替代模組，稱之為局部晶背介電隔離模組。該模組的核心是自對準隔離結構，該結構在晶背矽穿孔與晶圓正面主動元件的疊對區域位置成形（見圖1）。這套晶背連接的全新方法提供了多項優於傳統中穿孔（via-middle）矽穿孔製程的顯著優勢。

imec技術院士暨3D系統整合研究計畫主持人Zsolt Tokei表示：「我們開發的這套模組先處理位於晶圓正面的高密度窄通孔連接（也就是中段製程通孔），而這是首次成功在主動式晶圓正面和和晶背之間轉而採用更寬的矽通孔連接。相較於中穿孔（via-middle）矽穿孔方法，局部晶背介電隔離矽穿孔的底層和頂層關鍵尺寸增加了50%，進而簡化矽穿孔金屬化，並把電阻降低到原本的三分之一。

這套製程也增加了矽穿孔與中段製程窄通孔之間的對準錯位容差，最高達到30奈米—在單元高度為115奈米的標準單元配置下所展示的成果。此外，根據漏電流的量測結果，這些自對準結構在上述經過改良的疊對容許範圍內，在周邊矽基板展現絕佳的隔離效果。」

該製程流程的第一步是傳統的前段製程、中段製程和後段製程處理，隨後進行晶圓接合和矽晶圓薄化。在矽穿孔／主動式疊對區域形成局部晶背介電隔離方面，則包含介電材料的均勻沉積和均向蝕刻，接著是矽穿孔金屬化。

Zsolt Tokei接著表示：「這套局部晶背介電隔離模組將會實現各種全新的3D整合方案，用於先進邏輯與記憶體等各式應用案例。另外，不同於仰賴剩餘矽塊材移除步驟的晶背整合方案，我們的整合模組可以製出高性能矽穿孔，經過厚度高達500奈米的矽塊材來建立連接，適合用於DRAM這種需要使用留在晶背且厚度較高的矽元件層等應用。」

索尼資深經理暨本研究的第一作者Takushi Shigetoshi表示：「3D整合在廣泛的半導體應用中越來越重要，而開發多種晶背連接方案具備重大意義，並根據目標應用來選用這些方案。」

圖一 : 在假設單元高度為115奈米且矽塊材厚度為500奈米的情況下，此示意圖比較（左）傳統的中穿孔（via-middle）與（右）局部晶背介電隔離矽穿孔的做法。

圖二 : 矽穿孔／中段製程通孔結構的線路電阻之疊對相依性，顯示出疊對容許範圍為30奈米。黑實線代表模擬結果；虛線代表誤差在±5%的關鍵尺寸。