提供ASIC及FPGA设计工具以及混合语言仿真的厂商－Aldec，于近日宣布Active-HDL最新版本- Active-HDL 7.2，已于2006年12月11日正式上市。Active-HDL是一套以Windows为基础，可支持FPGA/CPLD及ASIC设计输入及验证的平台。它可支持VHDL、Verilog、SystemVerilog、SystemC以及EDIF等从设计入门至硬件实现之完整流程。Active-HDL能提供所有设计最快之仿真速度，不论其原始码语言或者target silicon，还包含嵌入式设备。

Aldec在台总代理钛思科技表示，Active-HDL新版(7.2)增加了许多新的产品功能，例如：简化了设计时的复杂度，提高生产力 ，加快行为层(behavioral)的速度；如：RTL、VHDL、Verilog、SystemC、SystemVerilog及EDIF的时间仿真速度等等。

Active-HDL新版(7.2)相较于以往的版本在效能上有大幅度的改进及提升，如：于SystemC的编译速度加快了5倍；Verilog的编译速度加快了2倍；VHDL则快了2.5倍。除此之外，利用SLP的技术可提升Verilog的仿真速度，从100%加快至150%，此一技术同时协助行为层的架构者提供实际的效能利益，尤其像是behavioral、gate和timing仿真等。透过Active-HDL的编译程序(compiler)可对Verilog及VHDL进行加密(encrypted)。

Active-HDL新版(7.2)改进了PLI/VHPI/VPI精灵的图形用户界面。设计流程管理者(Design Flow Manager)也做了功能上的更新并可支持最新的合成(synthesis) 、布局及绕线(place and route)、及其它供货商的工具，如：Actel、Altera、Lattice、Quicklogic及Xilinx等大厂。钛思科技表示，Active-HDL是目前最具弹性且接口最易于使用的设计软件包，它能够协助工程师在单一整合的环境下执行所有的工作。

Active-HDL新版(7.2)同时改善了波型查看器的速度，就好像控制鼠标上的滚轮检视功能一样方便，能够轻松地将画面放大或缩小；波型查看器里也有一个一样的控制器功能，只要按住CTRL键并利用鼠标来回上下的动作即可控制，可以储存之前检视的画面，并在2个cursors间观看波型画面。