CTIMES - Verilog

Mentor Graphics推出ModelSim 5.6版 (2002.03.26)
Mentor Graphics子公司Model Technology於日前宣佈推出ModelSim 5.6版，進一步強化Mentor在混合語言模擬的領導地位。ModelSim 5.6提供多項新特色和強化其功能，包括增加二倍的執行速度、新增加的除錯工具和新的回歸測試流程，可大幅提升設計工程師生產力，加快新產品的上市時間

新思推出VCS Verilog模擬器最新版本─ VCS６.１ (2002.03.04)
新思科技4日發表其具業界領導地位的VCS Verilog 模擬器最新版本─ VCS６.１，與高效能的Scirocco VHDL模擬器─ Scirocco 2001.10。從已經採用這些最新版本模擬器的客戶設計結果發現

微控制器核心技術 (2002.02.05)
在挑選以微處理器或微控制器來「挑大樑」時，須依成本、功能、設計複雜度等方面來考量，而且這個選擇或許會深深地影響產品開發商的未來發展，所以必須相當謹慎。

數位消費性產品之FPGA應用 (2002.01.05)
今日，由於其所具備低成本和高彈性的特點，FPGA已經找到一個廣泛應用的根基，而此應用是需要重新可程式編譯，以檢測因應不斷持續變化的標準，和符合新一代數位消費性市場的需求

可編程單晶片系統設計趨勢 (2002.01.05)
在複雜的單晶片系統（SoC）設計中，它將PLD在靈活性和產品面市時間上的優勢與預先設計好的處理器內核、記憶體和外部設置結合在一起，這些器件要求新的設計輸入和模擬工具，以及用於各種IP模組之高速周期精確的特性模型

新思發表VERA(R) 5.0新版 (2001.11.22)
新思科技22日發表其VERA(R) 5.0 版本上市。此一最新版本的VERA已經與VCS(TM) Verilog 模擬器緊密地互相結合，以提供更快速的執行效能表現、即時存取內建之VCS涵蓋計算器 (coverage metrics)與統一的圖形環境以進行波形分析

Verilog硬體描述語言基礎與應用 (2001.06.12)

IC設計流程改革重點 (2001.05.01)
因為IP Core的大量被使用，新的設計其所佔的比例可能變得很小；但是要驗證的卻會是整個系統的整合部分，其複雜度可想而知。因此，驗證工作的自動化和驗證品質的提昇，當然是目前IC設計流程的改革重點

透視Formal Verification產品線 (2001.03.05)
在一個以指數成長的市場，這些損失的時間，最後都可以看成是錯失機會的成本...

明導推出新版本的ModelSim模擬軟體 (2001.02.24)
Mentor Graphics子公司－Model Technology於日前推出了5.5版的ModelSim 模擬軟體，這是一套硬體描述語言模擬工具，它提供了強大的工作效能，可支援今日內含數百萬個邏輯閘的ASIC與FPGA元件設計；除此之外，ModelSim 5.5版還做了多項重要的功能改良，例如記憶體使用效率的大幅提升、互動式的除錯功能、測試平台（testbench）以及迴歸測試技術的支援

智霖WebPACK ISE工具支援FPGA設計環境 (2000.10.03)
Xilinx（美商智霖公司）宣布WebPACK ISE工具套件將完整支援全系列Spartan-II FPGA元件以及三十萬系統閘Virte XCV300E FPGA元件。Xilinx台灣區總經理賴炫州表示：「Xilinx結合低成本晶片以及免費的網頁化設計工具，為許多新用戶提供極優惠的超值方案

智霖發表WebPACK ISE免費網頁化設計工具套件 (2000.10.02)
知名可編程邏輯元件廠商智霖公司(Xilinx)昨日(2日)宣佈其WebPACK ISE工具套件將完整支援全系列Sprtan-II FPGA元件，以及30萬系統閘Virtex XCV300E FPGA元件。此款免費下載的工具套件原先只支援Xilinx CPLD元件，而現在使用Xilinx FPGA的設計人員可在零成本的情況下運用這套工具套件

阿爾卡特發表10Gigabit乙太網路MAC軟體核心技術 (2000.09.22)
阿爾卡特(Alcatel)日前正式宣佈，該公司成功研發10Gigabit乙太網路MAC軟體核心技術，將從2000年第3季開始接受技術授權申請，於第4季正式出貨。阿爾卡特技術授權事業群指出，該公司所開發、經過矽晶片業者驗證通過的產品目前正行銷全球，持續出貨中，該公司的10Gigabit MAC軟體核心技術可以讓晶片設計業者彈性使用與IEEE 802

IP基本概念介紹(一) (2000.09.01)
隨著半導體製程技術的精進、晶片複雜度的增加，以及產品生命週期縮短，導致IC設計能力跟不上製造能力，因而促成IP時代的來臨，帶給半導體產業十分重大的變革。

柏士發表新版Warp軟體 (2000.07.17)
柏士半導體(Cypress Semiconductor)發表該公司新版Warp軟體6.0，柏士表示，Warp R6.0可編程邏輯設計(programmable logic design, PLD)軟體與以往發行的版本相同，Warp R6.0 亦提供99美元的超值版，以及另外兩款擁有更多功能的專業版與企業版

NEC認可NC-Verilog模擬工具的簽證(sign-off)能力 (2000.05.03)
Cadence發佈新聞稿指出NEC的新一代特殊應用積體電路(ASIC)設計作業已能在NC-Verilog邏輯模擬技術中直接完成最後簽證(Sign-off)的程序。透過一連串嚴謹的認證步驟，NEC將把NC-Verilog整合至其OpenCAD設計環境內，以支援超大型複雜晶片的開發工作