益華電腦(Cadence)26日指出，德州儀器(TI)已經決定讓其ASIC團隊，全面使用CadenceR First EncounterR實體原型及配置系統。TI會將First Encounter整合在其特殊應用積體電路設計的流程中，以作為設計複雜、要求高效能的積體電路分割和時間分配解決方案。TI已經將Cadence CeltIC整合在其ASIC設計流程中，作為訊號干擾故障(crosstalk glitch)分析用的簽證工具，同時也已經完成對Cadence晶片模擬用之64位元4.0 NC-SIM的驗證作業，以便支援超大型晶片設計的VHDL和Verilog的使用。
TI ASIC副總裁Steve Sutton表示，『我們發現Cadence的技術可以有效解決奈米製程技術特有的各種問題。我們之所以選擇First Encounter，是因為它可以簡化大型晶片的設計。TI層級式設計流程的關鍵部分，就是可以預測分割和分配的控制結果，因此可以大幅改善我們和我們客戶非常複雜之晶片設計的上市速度。』
