同步降压电路被广泛应用在CPU、芯片组、外围等，提供针对“工作点”的高电流、低电压供电。在同步降压转换器中，功率电路中具有为电感充电的“上桥”，如(图一)的Q1 MOSFET，以及为电感电流提供低损耗续流信道的“下桥”MOSFET，替代传统降压调节器的续流二极管。
何谓Shoot-through现象？
Shoot-through 是指两个MOSFET同时完全或部分导通时，VIN至GND间有短路电流通过的情况。为了将短路减至最少，同步降压调节器IC通常采用以下两种方法来确保Q1和Q2按照“先断开后接合”的步骤操作，以减少短路的情况。
- (1)固定“死区时间”：一个MOSFET断开，在一个固定的延迟时间之后，低边MOSFET才导通。这种电路比较简单，而且通常有效，但缺乏灵活性，因为控制器只能配合一定范围闸极电容的MOSFET。死区时间太长意味着传导损耗将会很高，但停滞时间太短则会造成短路。固定的死区时间往往会太长，因为它要让高Cgs值的MOSFET在搭配的MOSFET导通前，将Cgs完全放电（断开）。
- (2)自适应闸极驱动：这种电路根据MOSFET的Vgs被关断来确定何时导通搭配的MOSFET。理论上，自适应闸极驱动电路可以针对给定的MOSFET产生最短的死区时间，而不会出现短路现象。
在实际应用中，自适应和固定死区时间方法的综合采用会达到最佳效果，正如(图二)所示，今日的PWM控制器和闸极驱动器便是这样。
尽管利用控制器完成明显的“先开后合”动作，由于闸阶（Gate Step）电压的存在，当高边MOSFET导通时仍会出现短路情况。
短路极难直接测量。短路电流仅持续几奈秒的时间，因此电流量测时附加的电感会对短路波形造成很大影响。短路通常表现为振荡加剧、效率降低、MOSFET温度（尤其是Q1）升高及EMI增大。本文将提供预测短路的分析技巧和减少短路的方法。
“闸阶电压”短路的主因
如果自适应电路生效，就不会发生短路现象，真的是这样吗？事实上这并不确切。大部分短路是在高边MOSFET导通时发生的。SW节点（低边MOSFET的汲极）处的高dv/dt值通过CGD耦合电荷，从而在驱动器试图保持闸极低压的极短时间内使闸极为正。CGD和CGS形成电容分压器，削弱了闸阶信号，因而在最坏的情况下，闸阶电压（VSTEP）的峰值振幅为：
该程序仅给出了闸阶电压的AC部分。闸阶电压会迭加到任何MOSFET闸极放电电压上。例如，如果开关节点电压升至VGS = 1V时，而闸阶电压幅度为2V，那么瞬时电压将达到3 VGS，这足以产生流经两个MOSFET的瞬时高电流。因此，自适应闸极驱动电路的延迟时间应有足够长度，防止高边MOSFET在低边VGS放电降至数百mV前导通，这一点相当重要。
闸阶电压的示意图如(图三)、(图四)。
使自适应电路问题更为严重的，是自适应比较器不能确实地检测MOSFET内部闸结处的电压。如(图五)所示，MOSFET的闸极电压上有不可避免的内部Rgate电阻。此外，一些设计人员喜欢在远离其闸极驱动电路的MOSFET闸极上串联一个阻尼电阻，这会使自适应闸极驱动电路产生更大的问题。这种做法使分压器的电阻与IC低边闸极驱动电路的内部下拉电阻串联起来，使自适应闸极驱动电路在确定高边驱动器的停滞时间时所认定的闸极电压比实际值为低。
| 《图五 闸极驱动信道中的电阻削弱了MOSFET闸极节点的电压》 |
|
当IC的引脚电压为1V时，内部MOSFET VGS为：
在本例中，如果电路中无延迟，HDRV将在低边MOSFET刚开始放电时导通，从而造成极高的短路电流。
上述电路的主要问题在于阻尼电阻。如果必须采用阻尼电阻，应该在电阻上跨接一个萧特基二极管，如(图六)所示，来减少阻尼电阻对自适应闸极驱动电路的影响。
| 《图六 萧特基二极管可降低阻尼电阻对自适应闸极驱动的影响，减少同步降压调节器中的短路现象。》 |
|
当使用萧特基二极管时，内部闸极节点电压为：
或在本例中为2.1V，有着显著的改善。
此外，萧特基二极管还减少了短路的持续时间，因为只有RGATE + RDRIVER释放CGS，而不是RGATE + RDAMPING + RDRIVER的总和。
(表一)所示为本例中采用和未采用萧特基二极管时的性能提升。
表一 RDAMPING = 5时采用和未采用萧特基二极管的峰值电流
| |
No Schottky |
With Schottky |
|
| Comparator Flips @ VGS(INT) = |
4.1 |
2.1 |
V |
| VGS(INT) after 20nS delay |
2.23 |
1.14 |
V |
| VSTEP Peak |
2.50 |
1.25 |
V |
| Peak current |
36 |
0.29 |
A |
| Power Loss @ FSW = 300KHz |
1100 |
20 |
mW |
条件：典型的低边MOSFET，由比较器感应至SW节点开始升压的延迟时间为25nS
，19VIN，SW节点升压时间为10nS
MOSFET的选择
MOSFET的特性对于闸阶电压产生短路电流的大小具有重要的影响，最坏的短路情况，是汲极节点处的上升时间无限地快（上升时间为0）。闸阶电压的大小，很大程度上由CGS和CGD的相对量决定，一旦闸阶电压的大小确定（参考公式一），短路电流的峰值就可以由下式计算得到：
程序中GM为数据表中的跨导（单位为S，或A/V）。尽管在室温下只有很少的MOSFET需要考虑VTH(MIN)，但VTH会随着结温的上升而降低，因而VTH(MIN)能很好地代表MOSFET工作结温下的VTH。以下的计算采用VTH(MIN)正是基于这个原因。
实际上GM并非常数，其数值在低放大电压（VGS-VTH）条件下会大幅减小。在这些计算中，我们采用由下图得到的因子“K”，这是在低放大电压条件下GM的典型值。(图七)的X轴由下式计算：〔（VGS - VTH(MIN)）／VTH(MIN)〕
@内文(表二)所列为确定最大短路电流所需的相关MOSFET特性参数，其中所描述的每种MOSFET均采用不同的制程，具有不同的内部电容比。
表二 低边MOSFET特性参数
| MOSFET |
CGS |
CGD |
Typical VTH |
Min VTH |
GM |
| MOSFET1 |
3514 |
307 |
1.6 |
1 |
86 |
| MOSFET2 |
5070 |
230 |
1.2 |
0.8 |
97 |
| MOSFET3 |
4942 |
315 |
1.6 |
1 |
80 |
| MOSFET4 |
3888 |
401 |
1.6 |
1 |
135 |
| MOSFET5 |
6324 |
281 |
1.15 |
0.6 |
90 |
表三 VIN = 19V和 VGS(START) = 0V条件下的最大VSTEP和ISHOOTTHROUGH
| MOSFET |
VSTEP(MAX) |
VTH(MIN) |
VSTEP TH(MIN) |
IPEAK(MAX) |
| MOSFET1 |
1.53 |
1 |
0.53 |
0.31 |
| MOSFET2 |
0.82 |
0.8 |
0.02 |
0.02 |
| MOSFET3 |
1.14 |
1 |
0.14 |
0.07 |
| MOSFET4 |
1.78 |
1 |
0.78 |
16.37 |
| MOSFET5 |
0.81 |
0.6 |
0.21 |
0.13 |
(表三)假定当HDRV导通时，VGS 已在SW节点升压前降至0。正如表三所示，VSTEP 的最小幅值出现在MOSFET2和MOSFET5中，这两种组件均为低临界值组件。较大组件的临界值低是由于其闸极氧化层薄，使MOSFET具有很高的CGS／CGD，VSTEP比其他的MOSFET更小。
表三给出在闸阶电压影响下的Q2中的理论峰值电流。在实际的转换器中，寄生电感使电流的上升速率限制在4A/nS以内。即使是MOSFET4，闸极脉冲停留在临界值以上的时间也仅为5nS，因而能够进一步限制短路电流。表三的简化计算的缺点在于假设SW节点在低边VGS为0时开始导通。正如我们在前文中所述，情况可能并不是这样。
通过减慢Q1的上升时间来降低闸阶电压
通常为了使开关损耗降至最小，设计人员会试图使高边MOSFET达到可能的最快上升时间。高边MOSFET导通损耗的简化程序为：
公式三中的TR为MOSFET的上升时间，通常设计者希望实现极快的上升时间（在SW上实现高dV／dt值）来降低高边的功率损耗，但如果这种情况导致闸阶电压增大，造成短路，结果会比减慢上升时间所产生的损耗更大。在某些情况下，这是唯一能消除短路现象的实用方法。
如(图八)所示，减慢上升时间会对耦合到低边MOSFET闸极的VSTEP产生明显影响。TR减慢有助于降低EMI，但也会造成效率损耗。图八所示为应用于笔记本电脑（双路并行）、输出电流为15A和19VIN的典型MOSFET的仿真运作。图八假定SW节点在内部闸极节点放电降至0.5V时开始上升。
| 《图八 在VIN=19V，SW在VGS(Q2) = 0.5V时开始上升，SW节点上升时间对于VSTEP 的影响》 |
|
(表四)给出各个MOSFET由于短路造成的功率损耗。
在Q1导通时开关损耗的主要组件为：
表四最右一栏列出IOUT = 15A时，各个MOSFET上升时间的计算结果。
表四 SW在VGS(Q2) = 0.5V时开始上升，最坏情况（最小VTH）下的短路功率损耗(mW)
| TR(SW) |
FET1 |
FET2 |
FET3 |
FET4 |
FET5 |
Q1 tR Loss |
| 5 |
18 |
10 |
10 |
56 |
27 |
214 |
| 10 |
12 |
6 |
6 |
39 |
24 |
428 |
| 15 |
7 |
3 |
3 |
28 |
19 |
641 |
| 20 |
3 |
0 |
0 |
19 |
16 |
855 |
| 25 |
0 |
0 |
0 |
11 |
12 |
1069 |
| 30 |
0 |
0 |
0 |
4 |
8 |
1283 |
在大多数情况下，短路只是微不足道的问题，因此减慢高边上升时间并不是精明的选择，因为减慢上升时间造成的功率损耗会比消除短路所节省的功率更大。
如果控制器的闸极驱动在允许Q2的内部节点放电前开始导通Q1，SW将在Q2的VGS仍然较大时开始上升，如(表五)所示。减慢Q1的上升时间就成为降低短路损耗的有效方法。
表五 SW在VGS(Q2) = 1V开始时上升，最坏情况（最小VTH）下的短路功率损耗（mW）
| TR(SW) |
FET1 |
FET2 |
FET3 |
FET4 |
FET5 |
Q1 tR Loss |
| 5 |
90 |
62 |
29 |
380 |
551 |
214 |
| 10 |
30 |
31 |
24 |
127 |
266 |
428 |
| 15 |
23 |
26 |
18 |
61 |
58 |
641 |
| 20 |
16 |
21 |
13 |
50 |
54 |
855 |
| 25 |
8 |
16 |
7 |
39 |
51 |
1069 |
| 30 |
0 |
11 |
1 |
25 |
47 |
1283 |
通常可以采用增大与Cboot 串联的电阻值（图二中的RG）来实现这个目标，TR的近似值可作为选择RG值的良好起点：
公式五中，RDRIVE(L-H)为IC高边MOSFET闸极驱动电路在驱动电压由低转高时的电阻。
（作者任职于快捷半导体）
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