高速除频器在各式宽频及无线的应用上扮演了关键性的角色。操作在27GHz[1]及33GHz[2]的静态CMOS除频器已被实现在0.12μm的制程上。未来40Gbps的宽频无线收发机及60GHz的射频系统需要更高速的除频器。
本文提出应用动态密勒除频器的新思维。透过给定起动条件及结果分析达到高速的电路架构。该除频器由二个串接的÷2电路组成,在40GHz下,操作频率范围为2.3 GHz。在2.5伏特的供应电压源下,其消耗功率为31 mW。
此外第二部分将呈现密勒除频器的分析,并建构所提出电路架构的基本原则。第三部分介绍除频器的电路及量化分析设计上的限制。第四部分描述设计的概念及各个电路组成方块,第五部分总结验证结果。
米勒除频器的分析
1939年,密勒提出一动态除频器──混合输出及输入讯号并将其结果通过一低通滤波器,如(图一)(a)所示,在适当的相位及增益条件下,该讯号以ωin/2存在并流通于整个回路。元件的电容可被视为低通滤波器的一部分,因而该电路架构可达到高速之目的,并广泛地被应用在双载子电晶体及砷化镓的除频器上。
相位移及选择度之必要条件
为了要提供一个直观上的电路操作想法,图一(a)无法规范出适当除频下的必要条件。举例说明,该低通滤波器可以一阶的RC电路实现,如图一(b),由混波器的输出端看入,可得一合理的负载性模型。忽略混波器的非线性可以得到:
其中β表示混波器的转换因子(conversion factor)。如此一来可得:
有趣的是,上式中y(t)会以时间常数R1C1衰减至零。亦即无论ωin的值相对于低通滤波器的转折频率(R1C1)-1是多少,该电路都无法除频。换句话说,即使选用适当的R1C1来削弱三阶谐波3ωin/2,ωin/2仍旧无法再生。
![《图一 动态密勒除频器;(a)一般架构,(b)RC滤波器的实现电路》](/art/2005/05/051318361187/p1.gif)
《图一 动态密勒除频器;(a)一般架构,(b)RC滤波器的实现电路》 |
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接下来考虑一个极端的例子。假设回路中所有的时间常数都是可忽略的,所有的波形都是方波且电路正常运作。如(图二)(a)所示,该混波器输出讯号类似y(t)但位移了四分之一个周期,于是我们知道在回路中加入延迟ΔT=π/ωin,将使得除频器正常运作;如(图二)(b)。
![《图二 90°相位差的操作;(a)波形;(b)模型》](/art/2005/05/051318361187/p2.gif)
《图二 90°相位差的操作;(a)波形;(b)模型》 |
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仔细观察图一(b)的RC电路与图二(b)的所需的条件并不相符。举例来说,该电路无法在ωin/2时提供90°的相位移;在3ωin/2时,提供270°的相位移。更进一步来看,该电路大大地削弱三阶谐波,而无法产生出和图二(a)相同的理想方波。
以下再来看另一个极端的例子。假设一个回路在ωin/2时没有延迟却具有足够的选择度来削弱三阶谐波,如(图三),混波器注入一电流到并联的LC tank中且。我们假设x1(t)及x2(t)的波峰是对齐的,检视x1(t) x2(t)及y(t)。如图三(b)所示,每个周期中,由于三阶谐波的缘故,相乘后的波形有许多的零交越点(zero crossings)。也就是说当回路无法有效地抑制谐波时,该除频器无法正常地工作。亦即y(t)无法单调地上升或下降。
![《图三 (a)selective network混波器与不同α值的(b)输入波形与(c)输出波形》](/art/2005/05/051318361187/p3.gif)
《图三 (a)selective network混波器与不同α值的(b)输入波形与(c)输出波形》 |
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图(三)(c)说明不同的衰减因子α(相对于基频的三阶谐波)会有不同的输出波形。为了去除不相关的零交越点,需y(t)的斜率在正负峰值间不会改变其正负号。已知:
如(图四)(a)说明,如果0 < 3α< 1,sin(ωint/2)及3αsin(3ωint/2)的和为正。如此,衰减因子α必须符合:
@内文前述的推导假设三阶谐波没有相位移,这和实际RLC tank的运作行为并不相符。既然该tank的谐波需要90°的相位移,我们可改写(公式四)为:
在一适当区间中,必须维持负的值。将上式二项的值画于图四(b)中,我们发现如果sin(ωint2/2)-3αsin(3ωint2/2)>0,t1及t3之间会有正的和。既然相角ωint/2在t2时为60°,可得:
此式较(公式六)来得更为严谨。为了保证(公式八)成立,计算tank所需的选择度如下:
其中C为(ω/2)-2且ω=3 ω in/2。可以导出:
换句话说,在ωin/2时,tank 的Q为1.24可以保证三阶谐波的衰减。当然,假设在ωin/2时的回路增益是足够的,在第Ⅲ部分将说明所需的回路增益可能转换为更高的Q值。
![《图四 输出波形的各个分项:(a)简化的例子;(b)实际的例子》](/art/2005/05/051318361187/p4.gif)
《图四 输出波形的各个分项:(a)简化的例子;(b)实际的例子》 |
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总括来说,欲适当地操作密勒除频器,需要回路中有足够的宽带相位移,或是能有效的抑制三阶谐波(或是二项条件皆需符合)。典型的双载子电晶体实现电路属于前项,本文所提出的除频架构则是为有效的抑制三阶谐波。广泛应用的双载子电晶体实现电路示于(图五)(a),点X及点Y的延迟透过射极随耦器(emitter follower) 造成Q1和Q2(Q7-Q8及Q1-Q2的基极电阻和基极-集极、基极-射极间之电容亦贡献一些相位移)的集极(collector)也有延迟,同时衰减了三阶谐波。简化该电路为一理想的模型如图五(b)所示。透过模拟得到必需的延迟为RC的函数,如图五(c),二个参数之选取在线以上的范围。
![《图五 (a)双载子晶体管密勒除频器;(b)简化的模型;(c)所需的延迟与RC的关系图》](/art/2005/05/051318361187/p5.gif)
《图五 (a)双载子晶体管密勒除频器;(b)简化的模型;(c)所需的延迟与RC的关系图》 |
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带通负载之除频器
图五(b)之电路难以用CMOS技术实现的原因如下:
- (1)由于MOS元件的低转导(transconductance),负载电阻的压降必需大到足以提供必需的回路增益;
- (2)源极随耦器消耗部分的voltage headroom并衰减讯号;
- (3)源极随耦器的有限频宽限制了除频器高速上的操作。
幸运地,上述问题可以利用LC tank当做密勒除频器的负载而获得解决,如(图六)所示。
为了要使该电路正常工作,在ω n/2时的回路增益必需至少是1。假设该混波器为一理想的乘法器,其RLC tank的转移函数为:
其中2ζωn = (RC)-1,ω n 2 =(LN)-1,我们需要:
级数1/2是由于正弦曲线积化和差而来。也就是:
于是,在正确除频下的最小输入电压振幅为
如我们所预期,右式在win = 2 ω n = 2/时可得一最小值2/β。在Δω = |ωin-2ωn|
既然ζ=(2Q)-1,(公式十四)根号中的分式可以简化为(QΔω/ωn)2,产生的式子如下:
(图七)画出输入敏感度对ω n的函数。举例来说,假设我们限制输入摆幅为4/β,可得:
随着输入摆幅的增加,混波器的switching quad最终会完全切换,理想状况下转换因子为π/2。回路增益为(π/2)gm乘上tank的阻抗。其中,gm为混波器下方差动对的转导。 (公式十三)可修改成:
(公式十八)可修改成:
于是:
与注入-锁住式除频器的比较
此部分我们针对一简化的注入-锁住式带通除频器作一比较,如(图八)[4]。由(公式二十三)可以预期图八(a)之最大频率范围,必须帮图八(b)找寻一个相似的表示法。如果后者可以正确除频,当M3在?in下注入一电流,而电晶体M1及M2切换在?in/2的速率。这和单平衡(single-balanced)混波器行为相仿。 M1及M2将输入转换成 ?in±?in/2,并将该结果注入tank中。如果交错耦合对(cross-coupled pair)快速地切换且点P的电容是可忽略的情况下,转换因子为2/π。如此一来,在?in/2时注入tank的电流峰值为(2/π)Iinj,便可修正Adler's的锁住频率方程式[5]:
下标?in/2强调锁住范围是在输出端量测,ωn是tank的共振频率 = 2π(?in/2),Iosc表示振荡电流(其值大约等于末端电流)。于是我们可以得到输入端的锁住范围:
电路模拟显示,以(公式二十五)用来表示锁住范围上限,是相当好的逼近。
![《图八 (a)带通除频器简单实现电路(省略偏压电路);(b)注入-锁住式除频器》](/art/2005/05/051318361187/p8.gif)
《图八 (a)带通除频器简单实现电路(省略偏压电路);(b)注入-锁住式除频器》 |
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为了要使二个电路在相同的输出频率范围下都能正确除频,公式二十三)必须和公式二十五相等,得式子如下:
上述结果意味图八(b)的注入位准必须和振荡位准相当,Iinj≒Iosc,而图八(a)的电路只需要gmR约等于≒1.8就可以提供相同的频率范围。换句话说,带通除频器将回授端接到RF埠,可以达到较宽的频率范围(模拟显示在该频率范围内,输出摆幅会有几个百分比的变动)。
我们并不希望在Vin = 0产生振荡,图八(a)的结构具有较小的相位杂讯。的确,在已知功率消耗及输出频率,SpectreRF的模拟显示该电路之相位杂讯较注入-锁住式除频器(Iinj≒Iosc)少4 dB。再者,图八中二个电路架构另一项不同点在于不当操作下的输出讯号:图八(a)输出讯号为零,而图八(b)则会产生注入-推动(injection-pulled)的波形。因此,在系统层级利用变容器是较简单侦测错误的方法。
电路实现
除频器第一级
(图九)表示第一级÷2电路。其中,负载电感L1 = L2 = 0.85 nH与点X、点Y之寄生电容和M1、M2之输入电容产生振荡,在20 GHz及可忽略的voltage headroom消耗下,提供相当于600Ω的电阻。
![《图九 (a)第一级÷2电路;(b)图(a)的简化》](/art/2005/05/051318361187/p9.gif)
《图九 (a)第一级÷2电路;(b)图(a)的简化》 |
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电路中及各元件的值及尺寸必须审慎选取以提供足够的回路增益-才能保证正确地除频-以及够大的输出摆幅才能推动下一级。假设M3-M6能快速地完全切换,忽略L3及寄生电容的效应并简化该电路,如(图九)(b)所示。将混波器的电压转换增益(=回路增益)表示成(2/π)gm1,2Rp,其中Rp=Q L1,2ω为每一tank中等效并联电阻。已知gm≒2π?TCGS,且回路增益必须大于1,得式子如下:
忽略所有的寄生效应,ω n/2 ≒ 1/,如此可得:
其中?in是输入频率(公式二十八成立在输入频率的中央值,也就是说此时tank可视为一个电阻Rp)。透过该结果,我们可推论即使输入频率高达?T,就算Q值等于1也是可被接受的。但有以下的几项原因,我们仍然需要较高的Q值:
- (1)点A及点B的所有电容值;即使源极/集极的接面电容可忽略,M3-M6在?T附近产生一个极点,“浪费”大约一半的M1与M2小讯号集极电流。
- (2)以几近于弦波的讯号来驱动M3-M6是无法快速切换的,只能转换部分由M1与M2产生的差动电流到上方的tank中。
- (3)电感性负载的寄生电容和耦合电容导致ωn < 。模拟显示Q必需超过4.5才能正确地除频。
总括来说,tank所需的Q是由以下几项要件决定:三阶谐波的衰减程度;理想状况下要有足够的回路增益;以及当寄生效应存在时,仍然要有足够的回路增益- Q是最后决定本设计的重要考量。
电路中的六个电晶体都相当的大,,M1与M2汲极的总电容导致大量的小讯号电流分流到地。因此,我们利用加上电感L3以抵消该电容的效应。利用对称结构及差动讯号的L3 = 1.6 nH具有较高的Q值(此在10~20 GHz时的估计),并在点A与点B之间产生约2 kΩ的电阻。该阻抗比起看进M3-M6的源极要大得多,因而浪费了些许的电流。由于回授讯号送回RF埠,当LO埠输入为零时,该电路输出为零。和图八(b)的注入-锁住式振荡器不同,此电路架构并不容易产生振荡。
(图十)描绘出三种不同CMOS除频器的敏感度:密勒除频器加上电子峰突(和[6]相类似)、本文提出的架构以及注入-锁住式。
除频器第二级
第二级÷2电路示于(图十一)(a)。输出端接回switching quad而非底下的差动对,使得除频器第一级有较小的电容性负载。实际上,如果(W/L)3,4≠(W/L)5,6,该电路就像是一个注入-锁住的振荡器。 M3与M4形成交错耦合差动对,而M5与M6以连接二极体(diode-connected)的电晶体形式呈现,虽然减小了tank的Q值但却提高了锁住范围(本设计中( W/L)3,4=(W/L)5,6,所以该电路不会振荡)。
![《图十一 (a)第二级÷2电路;(b)注入-锁定式的说明》](/art/2005/05/051318361187/p11.gif)
《图十一 (a)第二级÷2电路;(b)注入-锁定式的说明》 |
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电感L3会与抵消点A及点B的电容效应,是以提高了一定程度的锁住范围[7]。和单端输入的注入-锁住式除频器不同[4],[7],本设计注入一20GHz的差动相位讯号到末端电流源及输出端。模拟显示这样的差动注入可以提高20%的锁住范围。
图九(a)及图十一(a)中C1及C2的底板电容(bottom-plate capacitance)降低了第一级的回路增益。这些电容是利用fringe的结构[8]可以同时达到减少寄生效应,并利用较小的面积获得较高的电容值,采用差动对作为缓冲以驱动外接的负载。透过这二级除频器,整体电路具有÷4的功能。正确的电路模拟在此是相当关键的。尤其是电感及寄生效应的模型必须要准确,以达必须的共振频率。
实验结果
此除频器电路由0.18μm的CMOS制程制作。 (图十二)显示了一个布局照片图,大小为0.5×0.7 mm2。此电路提供2.5 V的电压,并以高速probe station测试。在稳态下,没有一个电路元件的压降超过1.8 V。
(图十三)呈现该除频器的输入和输出波形。 (图十四)描绘出在正确除频下最小所需的输入位准。以上的量测受到几项限制:40GHz RF讯号产生器有限的输出功率;经由探针的损失;以及缺乏单端-差动(single-endedoto differential)转接器。然而,在如此受限的条件下,20GHz下假设Q值为8,可以在39.5GHz附近得到频率范围±1.25GHz,即使输入位准有1.3dB的增量,仍符合公式二十三的预测。
![《图十三 输入及输出波形(水平刻度:50 ps/div;垂直刻度:100 mV/div,输入波形衰减10 dB)》](/art/2005/05/051318361187/p13.gif)
《图十三 输入及输出波形(水平刻度:50 ps/div;垂直刻度:100 mV/div,输入波形衰减10 dB)》 |
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(图十五)展示了10GHz的输出频谱。在1MHz的偏移下有-115 dBc/Hz的相位杂讯。该电路第一级消耗16.8 mW,第二级消耗14mW。
![《图十五 10GHz的输出频谱(水平刻度:1 MHz/div;垂直刻度:10 dB/div)》](/art/2005/05/051318361187/p15.gif)
《图十五 10GHz的输出频谱(水平刻度:1 MHz/div;垂直刻度:10 dB/div)》 |
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结论
本文分析密勒除频器正确除频的各项条件,并提出一个利用共振tank的电路架构,在输出及内部使用Gilbert cell,大大地提升了操作频率。并将所提出的架构与注入-锁住式除频器进行一详尽的比较。利用÷4电路及上述技巧,我们将得以操作在40GHz。
(作者为台大电子工程学研究所/台大系统晶片中心研发教授 )
<参考资料:参考文献
[1] H.-D Wohlmuth et al., "A high sensitivity static 2:1 frequency divider up to 27 GHz in 120 nm CMOS," in Proc. Eur. Solid-State Circuits Conf. (ESSCIRC), 2002, pp . 823-826.
[2] J.-O Plouchart et al., "A power-efficient 33 GHz 2:1 static frequency divider in 0.12μm SOI COMS," in RFIC Symp. Dig. Papers, 2003, pp.329-332.
[3] R. L. Miller, "Fractional-frequency generators utilizing regenerative modulation," Proc. Inst. Radio Eng., vol.34, pp.446-456, July 1939.
[4] H. R. Rategh and T.H. Lee, "Superharmonic injection-locked frequency dividers," IEEE J. Solid State Circuits, vol.34, pp.813-821, June 1999.
[5] R. Adler, "A study of locking phenomena in oscillators," Proc. Inst. Radio Eng., vol. 34, pp. 351-357, June 1946.
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[7] H. Wu and A. Hajimiri, "A 19-GHz 0.5-mW 0.35μm CMOS frequency divider with shunt-peaking locking range enhancement," in IEEE Int. Solid-State Circuits Conf. (ISSCC) Dig. Tech. Papers, Feb. 2001, pp. 412-413.
[8] O. E. Akcasu, "High capacitance structure in a semiconductor device," U.S. Patent 5,208,725, May 4, 1993.>