先进的 2.5D / 3D-IC 系统由多块裸晶、中介层、封装层和连接基板组成，这使得耦合效应更加具有挑战性。多晶体异质整合（HI）的出现，将不同的制程技术和电气特性整合在一起，需要依靠超越现有的设计工具和流程与更强设计和验证能力。从系统封装（SIP）到带有中介层的先进封装的 2.5D-IC 以及真正的 3D 电路，既有讯号网络又有电源供应网络的新兴连接架构急需具有超大的数据容量、高度可扩展计算能力与具创新技术的电子设计自动化（EDA） 解决方案。

图一 : 2.5D 和 3D-IC 可实现持续扩展、更高性能和更低功耗。

ACCELERATING WITH ADVANCED PACKAGING

多物理的挑战

异质多晶架构系统对单晶片上的功耗━性能━面积系统度量标准提出了崭新、截然不同的挑战。这可以被看作是电路板设计、封装设计与晶片设计的综合挑战，但是这是一个大家都不熟悉的的新领域电路板设计师面临着比传统电路板具备更高速度、更密集的布线密度的矽中介层。晶片设计师也面临着比任何晶片都大一个数量级的几何尺度，以及新颖的物理问题，如热管理和电磁讯号完整性。多晶片系统还具有独特的构造，如穿过矽体的垂直接头（TSV），它具有电连接和热导性的用途，所以在设计时更需谨慎考虑。

这样综合考量下的结果是一个特别具有挑战性的多物理设计，需要广泛的分析工具来涵盖所有不同的物理学和甚至可能需要重新组织公司资源，将晶片设计团队、封装团队和电路板设计团队的不同技术集结成一个经整合的设计小组。

本文简要介绍异质整合设计师将面临的主要设计问题，并提供新颖的思考方向。

热完整性

异质整合系统通常将多个高性能晶片挤压在一个小面积中，其高功耗导致散热成为可实现性能和整合密度的主要限制因素。用於计算、机器学习（ML）或图形生成的高性能晶片可耗费数百瓦的功耗，这需要非常严格的热管理。传统上，热分析和验证方法一直是封装团队的关注焦点， 但异质整合将热完整性纳入设计实践的中心，并提出以下挑战：

· 早期在开发原型阶段时，会透过热感知（thermal-aware）的底层布局，以判定晶片摆放位置、作动预估、自热和热传导。如果两个发热晶片放得太近，设计可能因此失败。

· 有效率和准确的全系统热分析，需要包括散热元件和外在系统边界资讯。

· 任何小晶片的边界条件，是由板级的热分析所判定，其中包括散热器和计算流体动力学（CFD）来模拟风扇和空气冷却。

· 透过基於实际IC作动概况和最隹化热传感器位置的动态热管理，可以进行功率节流。请记住，考虑到电气和热传播的时间常数存在数量级差异，使用Ansys RedHawk-SC Electrothermal 进行异质整合（HI）系统热分析的活动曲线时，长时间IC作动模式可以显示热梯度和由此产生的机械应力和翘曲。

· 作为多元件系统，在多次循环中存在温度梯度和热膨胀差异。这是一个主要的可靠度问题，通常需要机械分析工具来模拟封装基板中的应力和翘曲。

图二 : 使用Ansys RedHawk-SC Electrothermal对异质整合（HI）系统进行热分析， 长期活动模式显示热梯度以及由此产生的机械应力和翘曲。

电源完整性

异质整合系统的供电网络（PDN）将多个组件连接在一起，并透过中介层、TSV和数千个微凸块进行布线。有监於大电流流入小尺寸的异质整合系统中，从而产生高功率密度，因此解决压降（IR）和电子迁移（EMIR）问题可能极具挑战性。

· 高功率（高达千瓦）以最小的电压降分配给整个系统。

· 异质整合意味着一组异质的电源要求，其包括数位电路、类比电路和IO。

· 透过任何单个互连微凸块或TSV的最大电流是需要被限制的。

· 异质整合系统可防止因在系统组装期间，因带电人员或组件接触而导致的静电放电（ESD）损坏。

图三 : 透过Ansys RedHawk-SC对双小晶片进行电源完整性分析2.5D系统显示电流密度分布。

讯号完整性

异质整合系统通常具有各种组件之间的高速互连讯号，包括数位设计、高频宽IO和射频（RF）小晶片。在考虑透过矽中介层进行高速布线时，与单片晶片上的讯号速度相比，两者之间存在显着差异意即，中介层上的布线长度可以长得多。在这些相对较长的距离上运行高速讯号时，需要进行电磁（EM）分析，以确保其讯号完整性，并捕捉EM 耦合效应。异质整合的讯号完整性包括：

· 透过准确的高频宽讯号网络分析来实现噪声感知（noise-aware）小晶片位置摆放。

· Chiplet I/O 和chiplet 通讯协定，如UCIe。

· 用於类比和数位讯号的小晶片间互连的布线和屏蔽。

· 分析3D小晶片堆叠和中介层/封装基板上的高速讯号之间的电磁耦合（EMC）、干扰（EMI）和串扰。

图四 : 使用Ansys SIwav对晶片及其封装基板进行讯号完整性分析。

时脉同步和时序收敛

与电源网络类似，时脉讯号也是整个异质整合系统的全局讯号。时脉分配提出了特殊的设计和验证挑战，以确保具有多个频域和跨大基板区域的小晶片之间的同步。 其中一些时序挑战包括：

· 透过高效的系统级时脉分配最隹化小晶片间的时脉和时脉域。

· 维护整个系统范围的内存记忆体特性一致。

· 考虑功率、热和制程变化条件的系统感知（system-aware）时序收敛。

硬体安全

以异质整合系统的分解性质，容易让恶意攻击者透过利用侧通道漏洞来存取秘密或关键任务讯息，这暴露了更多被攻击的机会。在设计机密数据的储存或小晶片之间的通讯时，必需有效避免泄漏。与软体的弱点不同，在於硬体漏洞一旦在晶片制造出来後就无法修复，安全性由设计把关是唯一可行的选择。多物理场分析可用於评估：

· 小晶片之间的潜在隐蔽通道。

· 侧通道攻击的漏洞。（侧通道是从携带讯息的晶片发出的物理效应，可以从外部检测到，例如，电源噪声、电磁场、温度波动等。）

· 在异质整合系统中针对大量暴露和易存取的部分（例如中介层）进行物理攻击。

· 针对封装内的数据泄漏进行监控和检测。

· 预测电源杂讯和其他指标的执行签章，以验证制造的正确性和安全性（即检测??入的木马或仿冒品）。

图五 : 使用Ansys RedHawk-SC Security模拟的侧通道发射与实验室电磁探头的结果相符。

运算容量和降阶模型（Reduced Order Models；ROM）

近年来，单晶片变得非常大，但3D异质整合系统依然更大，通常超过工具可负荷的全平面分析能力。有两种关键技术对於处理IC呈指数增长的规模和复杂性至关重要：云端计算和降阶模型。为实现必要的容量，任何异质整合平台都必须进行云端最隹化，以利用弹性计算的力量作为核心架构功能，而不是事後才考虑。

ROM是异质整合基石的抽象表示，它可以执行完整的系统分析，而不会在准确性方面有任何显着的损失，并将元件的行为传达给下一个分析和设计阶段。容量和层次结构的一些主要考虑因素，包括：

· 低内存占用，以实现标准云硬体的最隹使用。

· 可以有效利用数百个的可扩展算法计算核心。

· 全面的ROM，可捕捉全方位的多物理场效应（功率、电气、热、讯号完整性、电磁耦合等）

· 在分层概念中考虑不同等级的细节，使复杂的异质整合系统的调适和诊断更加容易和更易於管理。

· 透过有选择性地将某些元素的ROM显示出来，并完整详细描述其他元素以最大限度地提高准确性。

图六 : 一个在模块中布线的 ROM 范例。 它仅保留连接到端囗的顶层路由层，较低层表示为紧凑的电气模型。

透过机器学习优化系统叁数

异质整合系统的完整多物理场分析的规模和复杂性非常惊人，超出了电子设计师的最隹化能力，因为设计选择的自由度实在是太大了。这就是为什麽3D设计社群已经意识到，由人工智慧（AI）和机器学习（ML）驱动的自动最隹化引擎，对於获得最隹化的最终结果至关重要。这样的系统必须有能力处理以下问题：

· 同时进行多变量最隹化，包括来自许多不同物理求解器的结果。

· AI辅助生成简化模型以加速设计空间的探索。

· 对所有叁数进行敏感性分析以确定关键的设计选择。

· 灵活的成本函数定义来定义最隹化目标。

图七 : 使用Ansys optiSlang最隹化配电网格几何叁数的灵敏度分析。.

总结

从上面的概述中可以清楚地看出，3D 异质整合是一项复杂的任务，它将各种各样的晶片级、封装级和电路板级分析要求汇集到一个巨大的多物理场域中。这非常具有挑战，没有一家公司具备一个要素完整的设计流程和一个开放、可扩展的设计平台，而这是在此快速发展的领域中，建立与电子设计相关专业知识的最隹途径。