前言

在即将进入的2008年，电子产业将会何去何从呢？在2007年12月4日于矽谷举办的ConfigCon会议中，即以「YouTube世代的多媒体解决方案」为题，清楚指出个人化及高品质（HD）多媒体的应用将是未来市场发展的主流趋势，并从市场、应用、设备、软体及晶片技术等多个面向分别剖析必须克服的挑战与解决途径。

就市场面来看，包括ARC International执行长Carl Schlachte、Sling Media公司技术长Bhupen Shah和Intel架构师Jeffrey Hoffman皆在演说出指出，今日消费者对多媒体应用的期待是要能够不受时间的限制（ Anytime）、随时可以使用（Anywhere）、各种设备皆能满足需求（Any device），而且能利用各种的网路来实现（Any network）。

Carl指出，今日多媒体的传播环境已产生巨幅的变化。除了既有的专业制播单位外，包括平面传媒及个人都已成了网路化多媒体的创作来源；网路媒介的普及和宽频的环境，也造就了YouTube、Google、Yahoo、flickr等新兴的媒体中心；在设备端也不断增加新的播放设备，除了电视、电脑外，连汽车和手持设备都强调数位多媒体的应用，而最终的目标是实现高品质的视讯多媒体手机。

《图一 今日媒体革命下有更多的内容、媒体和设备，并往手机集中发展 》 数据源：ConfigCon 2007，ARC

对于这个娱乐革命的潮流，In-Stat首席分析师Gerry Kaufhold进一步剖析表示，使用者将自制内容上传到网路上的型式，对于既有的通讯服务商及内容供应商造成极大的冲击。今日高品质的录影机已相当普及，甚至只要使用手机或数位相机，即能随时随地录制生活中的影像，加上后制编辑工具及上传管道的便利性，让所有人都能成为节目制作人。在此同时，线上媒体的出现则创造了数亿台低功耗高效能可携式多媒体装置需求商机。

率先上市才能获利生存

面对这场多媒体的革命，半导体产业是否已做好因应的准备了呢？ ARC总裁Carl指出，随着应用类型的​​大幅增加，晶片的设计必须在技术的核心基础上，去改善使用者的经验、提升设备的可携性，并加速产品的上市时程，然而目前能满足这些消费者需求的设计并不多。他认为今日的多媒体晶片方案必须克服几项重大的挑战，包括支援广泛且不断更新的多媒体格式、提供高品质的编解码能力、适合多样化的可携式造型设计、延长电池的续航力，并能加速上市的时程。

Cadence Design Systems公司副总裁Aurangzeb Khan也认为，无线和消费性电子是促进半导体产业成长的动力。目前各种应用与技术在无线及消费性电子市场出现巨大的汇流效应，为了在小型化的可携设备中实现多样化的功能，半导体产业已投入庞大的研发资源，并朝向系统化的设计方法去发展，以期做到最佳化的效能、高度的整合性与弹性，而且能将功耗降到最低。 Aurangzeb指出，这种系统导向的设计已非个别公司能够完成，而需要靠整个产业链的合作才行。

Aurangzeb明白表示，在产品生命周期短促的消费性市场中，只有率先上市的厂商才能获利生存。今日的电子产品从设计、制造、测试到完成样品，必须在18个月之内完成，并在样品推出后的3个月内达到量产目标，而实际的出货生命周期往往只有1年的时间。他指出只要晚了别人3个月上市，大约会损失5亿美元的商机；若晚了半年才上市，整体的获利大约就会损失31％。

《图二 今日电子产品的开发与生命周期 》 数据源：ConfigCon，Cadence

从SD到HD的挑战

整合性IP开发工具

因此，Carl认为，半导体的设计必须与消费者的需求紧密连结，这得从三大方向着手：(1)强化使用经验；(2)提升可携性；(3)加速上市时程。要满足这些条件，今日的晶片设计必须在效能、弹性及功耗上获得突破，这得采取创新的技术架构才做得到。ARC提出的做法是一套整合性的IP开发途径，也就是以异质多核心的硬体处理架构为基础，搭配视讯、影像及音讯的编解码软体IP，以及能加速设计的开发工具，让多媒体晶片能够支援多重格式、多样化的设备，并具有高品质的编解码能力。

可携式设备迈向HD高画质

目前一般手机或数位相机的摄影功能最多只能支援到QCIF或CIF的解析度，所能播放的视讯品质也只能达到标准解析度（SD）的程度。然而，ARC CTO办公室Eugene Metlitski博士指出，高解析度（HD）的内容已愈来愈普及，市场上专业及一般消费性设备都开始被要求能支援HD的制作或播放，这也对小型化的可携式设备带来极大的设计挑战。

Eugene博士表示，SD是一个发展10年以上的成熟领域，在音讯上要求立体声和多声道，视讯上则要能支援D1的规格。目前SD仍是重要的内容规格，晶片厂商也还致力于提升其运算和功耗上的效率。不过，HD对内容品质的要求比SD高出许多，不论是音讯或视讯内容，都需要更高的取样速率及位元速率，也需要更多的记忆体容量及处理器资源。以视讯内容为例，HD的资料内容庞大，其讯框资料比SD多出6至8倍，资料传输率需要90～120 Mbps，HD的位元速率更可高达100 Mbps以上。

视讯高阶编码的技术难题

设计者总希望影音处理能以更高的压缩率来获得不失真的品质，而且能以更少的处理资源来达成复杂的运算。然而，现实上总是有其局限，Eugene博士即指出，多媒体设备的处理资源与通讯频宽是主要的限制所在。视讯的高阶编码更是主要的瓶颈所在，举例来​​说，若以32位元RISC来进行H.264的HD编码，会需要18 GHz的时脉频率才做得到，但这在现实上是不可行的；在嵌入式运用中要求最小的时脉频率，在可携式设备上更要求需以200 MHz以下的时脉频率来达成。

目前的多媒体设计方案主要采取两种途径，一是采用硬连线（Hardwired）的专属加速器来提升运算效能，但此方式只能支援固定的功能，难以满足持续演进的多媒体规格标准；另一种方式是采用通用型DSP来提供可程式性，但此方式也有局限性，通常会有晶粒太大、功耗较高的问题，而且目前仍缺乏对高解析度应用的支援。 Eugene博士表示，必须设计出平衡架构的平行运算系统，才有可能在可携式的嵌入式环境中实现HD的编解码需求。

异质多核心平台特色

ARC CTO办公室Akash Deshpande博士进一步指出这个HD多媒体开发平台的特色如下：

为了兼具执行效能、可程式性以及低功耗特性，ARC提出一套异质、平行、可延展及多核心的系统架构，称为VRaptor。在此架构中包括了三种不同类别的处理器核心：第一类是ARC的可组态32位元RISC核心和多种特殊SIMD多媒体处理器，针对解块低通滤波器（low-pass deblocking filters）和图素转换等提供最佳化功能；第二类为硬体加速器，例如熵编解码器（Entropy encode／decode）以及运动估算（Motion Estimation）等，在执行多媒体处理工作上，比一般用途可编程核心的效率更高；第三类包括高速DMA控制器，能解决CPU在处理多媒体编解码所涉及的复杂资料移动。

《图三 ARC Vraptor多核心媒体处理架构示意图 》 数据源：ConfigCon，ARC

ARC首席架构师暨爱丁堡大学资讯系教授Nigel Topham博士指出，透过这种异质核心架构，用户能够根据其需求做弹性的可配置设计。以HD的设计来说，其运动向量范围远大于SD，因此其运动估算的执行动辄会需要1 Gbps ～1.5 Gbps的记忆体频宽；运动补偿（Motion Compensation）也会需要用掉500 Mbps的记忆体频宽。对于这类耗费大量运算资源的动作，在异质核心架构中可选用硬体加速器来提升效率；至于需考虑设计弹性的功能，则可利用软体方式来进行。

Nigel博士表示，媒体的编解码其实具有高度的平行性，可透过平行运算来做到最佳化的资源分配。以图素转换为例，其控制简单，极适合使用一般性的SIMD指令集；相较之下，低通滤波器也具平行性，但控制上较为复杂。因此，多核心的平行运算架构会是多媒体处理的最可行作法。

以ARC的视讯子系统方案为例，其最高阶的AV417V若采用130nm制程，以10.27mm2的晶​​片面积即可以200MHz的速度执行D1／30fps的H.264 BP编码，并达到10Mbps视讯串流位元速率；或是以160 MHz执行D1／30fps的H.264 BP解码，也能达到1.5Mbps视讯串流位元速率，且其功耗在100mW左右。

NoC为SoC效能决定关键

要在SoC中实现复杂且高速的异质核心平行运算，处理单元内部通讯（Inter-Processor ​​Communication；IPC）的机制已成了决定性的关键。 Nigel博士指出，多核心架构中必须采用分享式记忆体和密合的快取途径，也就是得避免高速通讯中发生快取上的延迟，这对记忆体架构是很大的挑战；另一个需求则是透过NoC（Network-on-chip）的通讯架构来加速讯息的传递。

Intel架构师Jeffrey则从无线通讯的角度来剖析SoC互连性的问题。他认为今日有太多的无线技术，如WiFi a／b／g／n、WiMAX、3G、UWB、Bluetooth、DTV、GPS、NFC等，当要整合在一起时，就会出现RF干扰和尺寸过大等问题。然而，今日的无线技术其实采用了许多相同的演算方法，如FIR／IIR、相关性（correlation）、通道估算（Channel estimation）、QAM mapping、Interleaving、常规编码（Conventional Coding）、Randomization等，这些演算法都能透过DSP来运算。

因此，透过晶片资源的分享，无线晶片有机会做得更小、更有效率，也更有弹性，而且能改善共存性。不过，Jeffrey也指出，记忆体架构与互连性将是设计上的主要关键。就互连性考量，相较于Full Matrix、Split Matrix、Sparse Matrix等互连方式，NoC能提供最小功耗及最大弹性。对此，Intel提出3-ary 2-cube的NoC架构，能够有效进行资讯流与资源的分享，适用于Wi-Fi、WiMAX和DVB-T的MAC设计当中。其中也利用到ARC的32-bit RISC，用来与MAC交换管理与控制讯息。

《图四 Intel提出3-ary 2-cube的NoC架构 》 数据源：ConfigCon 2007，Intel

低功耗设计之解决途径

在实现HD可携式多媒体应用的同时，另一个不能忽视的问题则是电池续航力的问题。如果一台PMP或手机能支援高品质的视讯内容，但很快就会把电力消耗殆尽，这样的产品也无法获得消费者的认同。因此，低功耗设计已成了可携式及行动设备的主要课题。

就多媒体处理而言，ARC提出一项动态编码（Dynamic encoding）技术。 Nigel博士解释说，视讯编码是一项重复性的工作，藉由执行一组演算法而将数位视讯串流或数位静态影像编码成H.264 BP、MPEG4-SP／ASP、H.263 profile 0和JPEG等格式。动态编码技术会依CPU的时脉及运算的复杂度来持续评估系统资源，并调配运用不同处理资源及编码方式，以达到最佳结果。例如,动态编码允许设计业者根据手机的电池状态(充饱电或者即将耗尽电力)来调整编码程序,以达到功率最佳化的效果。

就晶片设计的低功耗设计方法学上，ARC也提出一套整合软硬体和EDA设计流程、函式库的Energy PRO电源管理技术。 Nigel博士指出，Energy PRO运用了今日先进的低功耗技术，例如采用时脉闸（clock gating）技术，能在处理单元闲置时关闭时脉，以便将功耗减少至额定功耗（Nominal Consumption）的10％以下。此外，采用多重电源域（power domain）技术能让装置于闲置时可选择性的关闭，让整体功耗降至几乎等于零；在仅需要运用部分功能时，则可采用动态电压频率调整（DVFS）技术，将功耗减少约75％。

《图五 ARC Energy PRO能大幅降低功耗 》 数据源：ConfigCon 2007，Cadence

Energy PRO能在SoC上实现智慧型的功率管理，让每一个逻辑或记忆体元件不论何时都仅耗用维护执行效率所需的最低功率。它提供一个硬体介面，让设计业者将低功率技术延伸到SoC的其他部分，以协调整体SoC的功率管理，发挥这项技术的最大效益。在软体方式，Energy PRO亦提供一个软体API，让设计工程师利用Energy PRO的功率控制功能。 Energy PRO API软体可以与多种作业系统相容，或者直接应用于装置而不需要额外的作业系统。ARC的MetaWare工具可以为Energy PRO提供程式设计支援。

产业性的低功耗规范

针对低功耗设计，Cadence副总裁Aurangzeb以更全面的角度提出他的看法。他指出目前的SoC设计强调将电源最佳化的方法学整合进来，采用的技术包括时脉闸（Gated clock）、电源闸（Power Gating）、电源关断（PSO）、多供应电压（MSV）和DVFS等等。其中又以DVFS和Power Gating等技术愈来愈受到重视。这些技术的使用确实能有效降低电源的消耗。

《图六 今日常见的低功耗设计策略 》 数据源：ConfigCon 2007，Cadence

Aurangzeb表示，就EDA的角度来看，在逻辑上的设计流程虽具有连贯性，但对功耗控制来说却是独立的，EDA在这方面的支援就显得支离破碎。因此Cadence与二十多家业者共同成立PFI（Power Forward Initiative），目的是致力于推动通用功率格式（Common Power Format；CPF），以建立结合贯穿设计、设计实现与设计验证等流程的电源设计规格。

CPF是在设计过程初期详细定义节约功耗技术的标准化格式。通过在整个设计过程中保存低功耗设计意图，该解决方案避免了费力的人工作业，大大降低了与功耗相关的晶片故障，并在设计过程初期提供功耗的可预测性。目前PFI已在2006年末将其制定的CPF 1.0规范捐给业界Si2联盟的LPC（Low Power Coalition）组织，并由LPC负责CPF的推进。 LPC已经审核了CPF 1.0，按照Si2标准化进程，已将CPF暂时批准为Si2规格。

《图七 ARC International执行长Carl Schlachte》

结论

在本次会议中，可以感受到数位多媒体应用正以各种型式进入到每个人的生活当中，然而在技术的实现上却仍有许多瓶颈需要克服。以HD高解析度视讯来说，对于可携式嵌入式设备的运算资源将造成很大的挑战，必须提出创新的处理架构才有可能实现。

ARC的可组态、异质多核心架构为此需求提供了一个途径。透过有效的平行运算及资源分配，此一多核心平台有助于在效能、弹性与低功耗等要求中取得一个平衡点。然而，此架构对于业界来说仍然相当新颖，预估市场仍需跨越一段学习曲线，而这也是这类厂商致力于发展完善且便利的开发工具的主要原因。

（作者为电子技术资深自由作家，联络方式：ou.owen@gmail.com ）