电子高峰会：降低功耗杂讯 EDA和ASIC有妙方

当晶片设计从45奈米进入28/22奈米阶段，无论是晶片设计前端或後端，降低功耗和杂讯的重要性，更加被ASIC和EDA厂商所重视。以往晶片封装等级的电源整合设计还是不够，现在从系统级晶片设计一开始，就要提供降低杂讯的解决方案，进一步全面关照电源、传输速度、电磁干扰以及散热等晶片设计内容。

Apache Design Solutions执行长Andrew Yang表示，低功耗设计直接攸关於半导体内电晶体的电流消耗（current drawn），电流消耗往往跟操作电流和待机电流有关。散热则与电流消耗和供应电压有直接相关。另一方面，无论是热还是电，也都是杂讯干扰的主要来源，特别是如何降低电磁干扰EMI（Electromagnetic Interference），已成微晶片设计领域的关键课题。

创意电子（Global Unichip Corp.；GUC）市场处处长黄克勤也指出，在高速介面整合设计上，如何将讯号进一步整合、并且避免杂讯干扰，ASIC厂商在提供相关IP服务时，需要累积大量的实务经验。Andrew Yang进一步指出，降低功耗以及降低杂讯干扰，其实是半导体产业在处理晶片设计时，会遇到同一件问题的一体两面。

因为运作良好的晶片，一旦封装嵌入於PCB板上，就会随着I/O高速传输讯号以及电源供应，产生出更大的杂讯耦合，进而反过头来影响晶片的处理效能。晶片电源成为杂讯的来源，杂讯则透过晶片间相互连结而不断蔓延，进一步深刻影响了车用、航空以及消费电子产品的可靠度。因此目前在半导体设计、特别是EDA软体设计工具的革新上，当一开始谈到电流供应或降低功耗，就必须一并试图解决杂讯干扰的问题。

在这里有几个晶片设计技术的发展趋势必须注意到。首先，手持装置对於静态消耗功率和动态消耗功率的需求总和虽然起伏不大，但是手持装置的实际功耗却不断攀升，未来甚将达到7.5瓦以上。再者，晶片与晶片之间的I/O介面效能反应在DDR、DDR3到DDR5的处理效能，将从不到1GHz迅速攀升到超过3GHz、很快地将超过6.5GHz以上。

Open-Silicon总裁兼执行长Naveed Sherwani便指出，在这里，反向偏压（Back biasing）、电晶体改造（Transistor transformation）、功率恢复（Power recovery）、降低待机功耗和动态消耗功率的节能设计就很重要。漏电流对於65奈米和40奈米晶片制程来说是亟待克服的难题。而反向偏压设计可以有效降低漏电流，最高可达到降低45％的漏电流。

黄克勤进一步表示，在低功耗设计上，降低漏电流和降低动态消耗功率是ASIC厂商通常比较关注的两大焦点。前者可藉由状态保存电源闸控（power gating with state retention）的方式、以及关闭多馀电源或是多重电压的设计；後者方法学上包含动态电压调整（voltage scaling）、时脉闸控方式（clock gating）、多重电压设计（Multi Supply Voltage；MSV）、动态电压频率调整（DVFS）等方式。

另一方面，微处理器和绘图处理器内数十亿颗电晶体的设计复杂度，每两年几??呈现2倍的趋势发展。为了因应如此高度复杂且微型化的设计架构，晶片封装便朝向3D IC架构演进，3D IC对於EDA设计的影响仍是未知数，不过可以确定的是，随着3D IC架构的演进，晶片与系统之间的设计界线将会越来越模糊，系统级晶片设计的重要性就会越来越被凸显出来。

晶片设计内容面临如此重大变迁的关键时刻，提供兼顾晶片封装电源整合设计以及系统级降低杂讯的解决方案，就会是EDA设计厂商的竞争优势所在。Andrew Yang指出，这不仅要涵盖暂存器传输级RTL、类比电源IP方法学、系统晶片设计以及主板封装等环节，更要因应环节之间的整合提供客制化设计方案，例如RTL整合SoC的超低功耗设计、类比IP整合数位SoC的单晶片设计、SoC整合主板封装的效能提升等。在这里，EDA厂商除了降低功耗外，也要提供合适的电源供应设计内容，以及晶片制程後的校正服务。