随着电子产品特性的转变，半导体封装技术也需顺应潮流以提升性能表现，特别是在电性、封装尺寸、成本、可靠度部份。以高阶处理器为例，其逻辑组件就须具备性能稳定及无输出噪声之特性。而受到封装体寄生参数效应的关系，高频率讯号会因而产生噪声，所以须藉由改良封装体结构以满足此类产品需求。

覆晶是目前高阶产品所选择的其中一种封装体。它最主要的优点在于提供芯片至外部线路最短的路径，因此，覆晶封装通常能达到良好电性表现。此外，覆晶所需的接合面积小，封后外观体积也较轻巧。

不过，覆晶在成本及技术上也面临诸多限制；举例而言，在芯片制造步骤部分就多出一项于芯片长凸块的费用。另外，为了减轻凸块与基板（substrate）接合时所产生的应力，在芯片及基板间通常也必须因灌入底部填胶（underfill）而增加黏着材料的使用。再者，凸块材料本身含有锡铅合金，也不符合目前环保趋势对无铅化产品的要求。

为因应产业需求，有业者推出创新的无凸块覆晶封装技术（Bumpless Flip Chip Technology）。此一创新封装技术最大特色，在于其接合方式是以印刷电路板（PCB）制程中为人熟知的电镀、化学镀进行线路布局（distribution）、沈积（deposition）来与bond pad接合。它有别于传统打线（wire bonding）、凸块接合（bumping）方式，也能符合目前电子产品走向高频、高速、高密度趋势对封装技术的要求。

设计概念及结构

无凸块覆晶技术由于不长凸块，因此也省却填胶材料使用，兹将其设计概念及封装结构说明如下：

薄膜布线（Thin Film Re-distribution）

除高阶微处理器及一些系统单芯片外，目前大多数IC的pad设计，均分布在芯片的周边。由于I/O数日趋增多的原因，Pad pitch值基本上也从150μm减少至70μm。以打线封装所需要的打线机而言仍可达到上述数值的要求，但对需要在此一间距内直接接合锡球的高密度板而言相当昂贵，因此不适合用于标准型商品。为了能采取覆晶封装并在符合高密度基板的制造能力条件下又有合理的组装良率，因此，通常会对组件进行 pad 重新布局而使其 pad pitch值控制在200-70μm之间。

以晶圆级封装（Wafer Level Package）为例，多数线路布局是在薄膜介电层（thin film dielectrics）， 聚乙酰胺（polyimide）或BCB材料上，利用溅镀（sputtering）及半加成法（semi-additive）制程生成线路。不过由于是在晶圆级的环境下利用真空置放及显影等制程，要能有效降低生产成本实属不易。

目前最新的无凸块覆晶封装技术，它的微细线路生成法可避免昂贵的真空制程（vacuum process），也省略于晶圆上长凸块步骤。晶圆级封装因需多出制造导体的步骤来生成线路，因此制程较为繁复。换句话说，如果已经有电镀载体（plating bus）的话，那么薄膜制程中的溅镀—电镀—蚀刻的步骤将可以简化为电镀—蚀刻步骤。

由于铜是导体，利用铜材做为载体（carrier）就可以拥有这样的优点，目前的TSOP封装，其leadframe就是使用铜材为原料。不过，在leadframe的制造过程中，是以冲压（stamp）或显影蚀刻方式来形成接脚（lead），受到铜厚度（如5,6及8mils）及全方位化学蚀刻（isotropic wet chemical etching）的影响，要吃出能与IC上的 bond pad间距相匹配且极微细的线路并不可行。这也是为何需有打线（wire bonding）步骤来作为IC与金属接脚之间最后连接的桥梁。不过，如利用在铜材上电镀的加成法制程，以25μm的干膜即能轻易达成50μm的线宽/线距，如(图一)。对于大多数的leadframe 业者而言只是一般的作业标准。当使用更薄的干膜或液态光阻剂时，先进的leadframe 业者能够控制线宽在25μm或更小的范围内。

当然，利用TAB等聚合体胶带材料做支撑对铜箔进行蚀刻可以获得极细微的线路。不过，因为要考虑下一层与板上接合所带来的可靠度问题，对设计者而言，限制会较多。

《图一 铜材上电镀镍/铜所生成的线路，其线宽／线距为50μm》

覆晶接合（Flip Chip Attachment）

一般的覆晶接合动作须将芯片翻转，并针对已事先黏着在芯片上、但尚未成形的锡铅凸块进行回焊（reflow）动作，以增加与基板接合凸块区之黏着性。回焊动作完后，基板与芯片间的凸块就成形完成。由于锡铅凸块具有自动对位（self-alignment）之特性；当覆晶铅凸块与pad对位偏差值在50%范围内，在进行回焊制程时，锡铅凸块的表面应力会将芯片拉回其适当之位置。不过，相较许多使用更小凸块，或不经过回焊、不使用底部填胶（underfill）的制程而言，由于表面应力降低，会使得自动对位特性变得较不显著。

高密度互连基板（High Density Interconnect Substrate）的限制

一般而言，用于覆晶的基板，其线宽／线距多集中在100μm（4mils）。一些技术较为领先的基板制造商，使用增层法或盲埋孔制程制作，能将线宽／线距缩小到50μm（2mils）。制作基板的材料种类如BT resin laminate、high Tg FR4、 FR5或是polyimide-based tap等，都被使用在各种的封装结构里头。虽然相较于陶瓷基板或薄膜基板而言，上述材料的成本较为便宜且易切割成型，但与传统用金属的leadframe相较，并不具成本优势。

在进行基板组装作业时，如何处理其因材料特性差异的关系而产生大范围的机械公差（mechanical tolerance）也是另一项课题。相对于受到多种树脂及玻璃层材料异质性的影响而使有机基板的变异性大，金属leadframe的差异值相对性来得小。而在制作基板或是进入组装作业时，铜、聚合体与玻璃纤维间，热膨胀系数及杨氏系数（Young's Modulus）的不匹配性，则会使基板产生变形。

因此在线宽／线距小于50um，bond pad间距小于150μm的情形下，即使是利用较小的凸块、或小心避免基板弯曲及转位补偿等方式，进行基板与覆晶接合时，仍会有相当的不良率。由于基板与芯片尺寸特性差异相当大，因此有必要开发出一种平面稳定性高且低成本的介质来缩小差异。

使用铜材载体（Copper Carrier）的优势

因为铜具均相性（homogeneous）特质的缘故，在厚铜片上电镀线路将可提供极佳的平面稳定性，举例而言，在150μm厚铜上，线路的线宽／线距为50μm，在线路上电镀15μm的铜时几乎不会产生任何的变形。因此，利用传统非导电胶黏着裸晶与此一坚固且又同构型的介质，将可以有精确的接合。不过，由于不使用凸块接合，并无法产生自动对位效果（self alignment），必须使用先进的对位系统置放芯片。

一旦镍铜线路在铜材上成形，且已上胶并黏着芯片，接下来就须将底部的铜移除将线路吃出，如(图二)。藉由慎密的选择能区别铜材与线路表面涂布（overcoat）的蚀刻溶液（如氨系统），当蚀刻进行后底部铜材被去除，而表面涂布镍的细微线路则仍完好无缺。蚀刻完毕后可以发现，重新布局的线路已经与重新出现的芯片相结合而线路也成形到die pad区域，供下一阶段的接合步骤。在此阶段虽然线路已移转到芯片表面，但因为die pad与线路间还隔着一薄层的黏着胶（adhesive），两者间尚未导通。在fan-out 设计的情形下，我们可以藉由封模胶材（molding compound）在芯片下方的线路提供机械支持（mechanical support）。在蚀刻制程进行时，封模胶材可以用来保护芯片的上方，黏着剂则可保护下方。

《图二 50μm铜线在copper base移除后，其线路已经到达pad区》

连接方式说明

第一层连接（1st Level Interconnect）

用于封装体的接合方式种类并不多。打线接合是其中最普遍的第一层连接技术，其次是卷带式接合、锡球、导电胶或薄膜溅镀（thin film sputtering）等，上述方式的连接点都是以加压或加热方式达成。

电化学沈积（Electrochemical Plating, ECP）具有低成本及较佳电性优点，目前已广泛用于IC铜制程中。而针对TAB所需在晶圆上植入锡铅或金凸块，及一般的覆晶制程，也都使用电化学沈积。

在双层或多层印刷电路板上，于通孔电镀时也常会使用铜电镀制程。不过，所有制程都需要有种子层（seeding layer）作为最初的电镀基座。前段或后段制程中，通常都利用MOCVD、溅镀（sputtering）、无电解电镀（e-less）等来建立导电种子层。然而，受限于plating bus特性的影响，一些隔绝制程如CMP或是蚀刻等就必须应用以移除种子层并隔绝线路。不过，对半导体后段制程而言，使用CMP技术的代价太高，半加成法（semi-additive）一般运用在大片的印刷电路板制程上；但对单芯片或是小量模块而言，半加成法由于使用光学制程，成本太高并不合适。而无电解电镀种子层需要有特殊化学特性及适当表面条件的胶材才有稳定的附着性，目前仅有少数塑化材料在适当的表面前处理后能有良好的接触附着性。无电解种子层因此在运用介电材料时受到极大限制。

无凸块覆晶封装技术就不需seeding layer，且能以电化学制程进行第一层连接。其基本的概念为：如果能事先将连接线路做好，并将它放置在离bonding pad非常近的地方，以电镀或无电解电镀的方式将线路延伸，只要一点点的延伸就可以完成线路与bonding pad「最后一微米」的接合。一旦隔离的bond pad与线路接触，bond pad电位就可以移转到正在进行电镀反应的线路上。此种显微接合方法将可降低连接点的化学电位（electrical potential），同时并在其表面诱发电镀反应。同时被电镀上的材料将作为连接两端之用，并使其材料是同构型的，如(图三)，一般电镀材料如铜或金，都将可以pad与线路间提供稳固、持久的电性连接。

由于上述系属于低温电化学制程，其他材料如镍、锡、银和钯，也同样都能电解沈积。同样的也能使用无电解电镀镍层方式直接从bond pad上电镀。不过使用此种方法，其铝pad必须上一层薄膜或是采锌化（zincation）方式以便能催化无电解镍电镀。 由于事先已将绕线线路做好且放置在距离pad很近的地方，实务上就有相当多的方法可以进行连接接合。因此可以视产品应用而采取直接注入液态焊锡、印锡膏、导电胶接合或球接合等不同方式。接合点的外观与材质组成也可以依整体的设计及可靠度考虑而定。

经由此一方法，连接的型态由最初的力学接合转变为冶金式接合，并能有相当的金属结合力量。此外，线路系以机械力与芯片接合而不必利用打线、TAB、或是

锡球回焊。

《图三 电镀铜直接与trace和bond pad连接并形成具同构型的接合点》

由于所有的线路及pad同时进行连接，因此可以藉由批次生产来提高产量。其良率及电性表现都优于传统封装技术。此外，此制程适用于铜制程芯片，也符合无铅化封装需求。

第二层连接（2nd Level Interconnect）

在传统有接脚（lead）的封装结构中，封装体与电路板间的应变（strain）是藉由接脚释放；在区域排列的封装结构体里则是靠锡球接点来释放。影响应变释放的重要力学变量是芯片中最远至中心的距离（DNP），此外，也受芯片尺寸、凸块间距、凸块的高度及数量所影响。

这些考虑与模型系依据现有BGA封装所建立。对绝大多数的锡铅合金而言，热疲乏破坏（thermal fatigue failure）的结果，通常会导致锡球连接面的碎裂。而在高温状态下，因潜变（creep）或其引发的碎裂现象也时有发生。而锡铅接点所产上的热疲乏现象主要是受封装型式、制造过程、材料属性及各接触面（interface）等参数的影响，而调整参数将会明显影响封装体在电路板上的可靠度。

在本文的设计中，封装体的终端界面也是绕线布局的一部份。换句话说，电镀好的导电线路就包括了原来是铜片凹槽部分的终端凸块。本技术事先就在铜基板上预留一系列的凹洞，再于铜基板上电镀导电线路，使每条导电线路都包含在凹槽中的终端凸块及在凹槽外延伸至die pad的绕线。因此每一导电线路都成为单一连续的金属线段。在芯片黏着或封胶后胶材会将空洞填满，并在将铜基板移除后形成填满胶材的凸块。

使用此种方法的优点在于此制程的制造成本低，并且不需求复杂昂贵的金属电镀及打线步骤。而胶材具有弹性的特质将使得凸块在与PCB连接时，能成为可压缩的紧密接合点，确保良好的接合可靠度。

制造流程

《图四 无凸块覆晶封装步骤》

(图四)为制造无凸块覆晶封装主要步骤，我们以pad位在芯片中央的SDRAM为例说明：系统及芯片设计者首先对芯片的对外连接垫、接点位置及线路型态等加以规范。与接点位置相对应的凹槽及用来操作铜片的作业孔则于铜片上进行半蚀时完成。

电源与接地线及讯号线路则藉由增层方式及电镀制程而形成。为了确保铜载体上的凹槽填满，以准确点胶方式涂布芯片黏着剂，再将已经测试的裸晶采覆晶接合，并利用影像扫描对准线路与芯片对外连接点，再将芯片黏着在铜载体上。

接着再对此一芯片及载体的合成结构以高温烘烤，利用自动模具机将它包覆在封模材料中。此时，每个芯片下铜载体的部分并未被掩盖住，这时可利用湿化学蚀刻制程将铜去除。而线路的材料可作为蚀刻的挡墙，因而产生并显现出完整的凸块，之后以电浆蚀刻去除胶渣及残留物。盲孔的尖端可藉由雷射的参数变化调整，因此能有相当高的稳定性及一致性。同时，藉由盲孔电镀将线路与芯片Pad相连接而构成通路。

精密控制设计的电镀将不会让线路往横向发展而违反线路及空间的设计规范，它能使线路精确的与芯片Pad相连接。之后，再涂上一层胶材来保护封装体，但每个凸块的顶端仍保留未被掩盖，其目的是为后续组件与印刷电路板接合之用，最后再将封装体切割成粒。

结语

封装技术发展的最高指导原则，就是要在性能不妥协的条件下，有效的降低成本。当芯片与系统性以极快的速度演进下，如何提供低成本、高性能的封装，就是所有封装业者所必须努力的目标。本文所讨论的创新封装技术，其制程不仅具有弹性，也具有成本竞争力；而重要的是运用此一创新技术，我们将可以利用现有完整的产业制造架构来从事先进封装。本技术不仅能针对既有问题提出解决方案，也同时能够因应未来封装的不同挑战。

（本文作者任职于钰桥半导体）