近年来随着电子产品朝向个人化、移动化、小型化、高整合度、高效能的趋势发展，以微电子系统多晶片整合模组技术为主的系统晶片构装（System in Package；SiP）正方兴未艾，测试技术已然成为多晶片模组整合、开发、设计、制造过程中无可避免的关键瓶颈。而对大多数工程师而言，测试技术无论是裸晶片测试抑或是整合模组测试，在电子系统中，尤其是在多晶片模组电子系统中，始终是一项严峻的挑战。

多晶片模组侦测

一般测试工程师对于多晶片模组的电性连接线路的掌握度，通常远低于他们的实际认知；这一方面是由于那些穿过模组基板的连接线路，相较于传统印刷电路板上的连接线路，是很微细而难以针测的；另一方面也因为模组基板空间有限，无法随心所欲地提供针测端点以利测试线路与测试端点的设计，而针测端点在电性测试过程中却是相当重要的。

唯相较于对单晶片内部线路的掌握度，我们对于多晶片模组中各晶片间的连接线路的掌握度却又高出甚多，因为对多晶片模组中各晶片间的连接线路，工程师可以因应实际需求，直接设计侦测端点以达到测试效果。但是这对于单晶片或良裸晶而言却是一大挑战。举例来说，在多晶片模组制造过程中，能针对每一颗被置于整合模组之单晶片进行其个别的功能测试，这对整体模组而言是极其有用​​而且重要的，特别是当多晶片模组的组成晶片更多、更复杂时，要对整体模组进行全功能的完整测试更是困难，因为这将无可避免地增加内部线路，以利多晶片模组的可测试性。

测试策略

当多晶片模组的组成元件复杂度增加时，由于测试向量需求的陡增，使得完整的功能测试难度亦随之升高不少，这将无可避免地增高了内建可测试性电路的需求。于是产生边界扫描法（Boundary Scan Method）、内建自我测试线路（Built In Self Test；BIST）、增加多晶片模组基板上的针测点以及引出所有晶片内部输出入端点为针测点等等，无一不是提高可测试性电路设计的重要方法。

多晶片模组的测试策略可概括区分为两大类：

软体测试策略主要是著重于协助确保在生产制造前之设计时，多晶片模组功能规格的正确性；而硬体测试策略则着眼于在生产制造过程中或完成后，直接对多晶片模组的功能实际测试。

功能测试

一般而言，多晶片模组的功能测试大概可区分为内建测试线路及外接测试线路两种。对某些特定的多晶片模组来说，内建测试线路或许是较受青睐的，然而这也同时造成设计上的不便和困难，因为它往往需要在多晶片模组的晶片元件上及其金属连接线路上，额外增加硬体电路。而相对地，外接式的测试法则在很多情况下普受欢迎；究其原因，主要是由于其具有较低的设计及生产制造成本。

内建自测线路的测试方法主要是提高整体模组的功能测试能力，藉由测试内部实际的晶片元件达到确认其元件规格的效果；此又可区分为非破坏性的运算速度测试以及破坏性的极速测试。非破坏性的运算速度测试是以适切的测试线路及测试频率将晶片的运算速度分析出来，而不破坏模组内之晶片元件；至于破坏性的极速测试则是以破坏性的实测方式，找出晶片元件于模组中之极速运算限制。

功能测试的重要性不仅在于筛选出不良元件，更重要的是要达到品质管制、生产线的问题诊断以及于大系统中找出错误发生的元件及其位置，以便于及早因应改善。功能测试对于在电脑模拟分析及实体电路测试设计时，必须满足所有设计准则，符合所有设计规格，并具重要的指标特性。多晶片模组的功能测试，主要可细分为基板层次、晶片层次以及模组层次；基板层次的功能测试一般可利用短路、断路（Open/Short Test）连接线路测试达成。晶片层次的测试则一般仰赖完善的良裸晶测试策略（Known Good Die Test；KGD Test） ；而模组层次一般则属于系统测试的一环。

良裸晶测试

由于多晶片模组是由两颗以上的裸晶片及若干电子元件与基板所构装而成的单一封装体，所以若不考虑基板制造及组装塑模的良率损失，基本上模组的良率将直接取决于其所整合之裸晶片的良率乘积，其公式如下：

图一 : 模块芯片数量与组装良率的关系

由(图一)中可见：除非个别的裸晶片良率达99％以上，否则整体多晶片模组的预估良率将是难以被接受的。而过低的模组预估良率若无极高的错误涵盖率（Fault Coverage）测试机制的检测，将无法保证模组的品质，而这极高的错误涵盖率测试机制则意味着极高的模组测试成本，而且因重工（rework）及修护（repair）所造成的成本增加影响下，将更加剧多晶片模组的生产制造成本。所以，为了降低模组测试成本，良裸晶的筛选就成了多晶片模组生产制造过程中最重要的一环。

裸晶测试的困难度所在

事实上，由于裸晶片非常脆弱而难以处理，加上缺乏标准化的测试环境，导致良裸晶的筛选是极其昂贵的。虽然欧、美、日、韩等先进的半导体厂商建立个别之供应良裸晶技术或联合筹组若干良裸晶供应联盟，在经过了这多年来的努力，其成效仍然相当有限，而这也大大地阻碍了多晶片模组的发展。

究其原因，我们不难发现，其主要的症结点在于裸晶在标准化程度与测试环境上仍存在许多瓶颈，而欲扭转裸晶片的测试弱势需有突破性的创意，而最根本的解决方案则是由创新的封装技术来予以改善，如(表一)。

表一　裸晶测试瓶颈与解决方案

裸晶测试瓶颈所在 目前裸晶测试解决方法

(1)裸晶片的标准化程度远不及封装之 (1)以利基型的多晶片模组市场，创造大

晶片。量的良裸晶需求，刺激裸晶片的测试产

(2)裸晶片的测试环境与夹治具远不及 业环境。

封装晶片的测试环境与夹治具成熟。 (2)订制特殊测试夹治具，执行测试作

(3)晶片远较封装晶片脆弱。业。

(4)裸晶片的直流参数测试不足以满足 (3)以载体型（Carrier）的封装方式，切

功能测试所需之全速（at speed）交、 入现有封装测试的标准测试环境。

直流参数测试。

(5)裸晶片的崩应测试（Burn in test）

远不及封装晶片的崩应测试成熟。

(6)裸晶片的测试数量需求远不及封装

晶片的测试数量需求。

(7)裸晶片的输出入端驱动能力需求明

显与封装晶片的需求不同。

(8)裸晶片对不同测试设备的共容性

（Compatibility）明显与封装晶片的不

同。

(9)裸晶片的测试程式应与封装晶片的

测试程式有所不同。

(10)裸晶片的测试成本与封装晶片的测

试成本显著不同。

结语

综观上述，目前国际半导体业者尚未有采行以利基型的多晶片模组市场需求，刺激裸晶片的测试产业环境者。足见以目前半导体市场状况观之，尚未有此利基型的多晶片模组刺激市场，故仍未见裸晶片的测试产业环境成形。以目前国际间绝大多数良裸晶供应厂商之作法观之，大致上系以订制特殊测试夹治具，执行测试作业为主，唯此举所获致之良裸晶片的成本仍相当高。

为解决以上的问题，目前国内已有专业厂商所研发的系统晶片构装解决方案，提供专属之载体型封装良品，直接导入多晶片模组的组装堆叠，此举除了可解除产业界长久以来所受制于良裸晶紧箍咒之限制，并以其特殊可重工及可修护的专属晶片构装技术，让系统晶片构装于生产制造过程中的耗损得以降至最低，也因此大幅提高良率、降低生产成本并大幅提升产品竞争力，其于未来系统晶片构装整合的竞争实力将是一股不容忽视的力量。

（作者任职于钰桥半导体）