我國矽導計畫中的「晶片系統國家型科技計畫」，其目標是在未來三到五年間為台灣建立豐富的矽智財（Silicon Intellectual Property；SIP）、整合電子設計自動化（Electronic Design Automation；EDA）軟體、提供優良的設計環境，供全球系統設計廠商使用。使台灣能在製造利基上繼續做強有力的發揮，同時再開創出新的設計優勢，達到垂直整合的效果，從而在世界半導體、資訊與電子業扮演舉足輕重的角色。國家晶片系統設計中心（Chip Implementation Center；CIC）李鎮宜主任指出：「晶片系統國家型科技計畫是把台灣推向世界級晶片設計的計畫，矽產業的成功關鍵在於先進的晶片系統設計能力，提升晶片系統設計必須仰賴電子設計自動化技術方能完成。」可見得電子設計自動化對於積體電路產業的重要性。

電子設計自動化

電子設計自動化是指利用電腦輔助軟體將複雜的晶片設計過程自動化，以協助工程師設計電子產品，並且縮短產品的開發時間，以及提高市場競爭力。早期電子設計自動化的目的只是要利用電腦輔助軟體自動產生光罩（Mask），以取代費時的手工佈局（Layout）並避免錯誤。然而，隨著半導體製程技術不斷演進，電路複雜度的上升速率遠大於晶片設計工程師設計生產力（Design Productivity）的上升速率，如(圖一)。因此對於擁有上百萬個邏輯閘的設計，晶片設計工程師專注於電路元件連結之描述，而將其餘大部分的工作交由電腦自動合成（Synthesis）、擺置（Placement）與繞線（Routing）、驗證（Verification）以及測試（Testing）。

《圖一　設計生產力的危機》

電子設計自動化大致可分為兩個階段：與邏輯設計（Logic Design）相關的前段流程以及與實體設計（Physical Design）相關的後段流程。

邏輯設計流程

如(圖二)所示，當欲製造的設計規格訂定好後，晶片設計工程師利用硬體描述語言（HDL），如：VHDL、Verilog，將欲製作的設計規格等資料撰寫成程式，再利用電腦軟體來合成這些程式，而完成每一個邏輯閘及彼此之間連結關係的電路描述檔（Netlist）。因為合成出來的電路描述圖與欲製作的設計規格可能不盡相同，因為必須另外利用一個具有模擬（Simulation）及驗證功能的軟體工具，在電腦上對這個合成出來的電路描述圖作電路的模擬執行及驗證，如果不符合當初所規定功能的話，晶片設計工程師就必須修改程式、重新執行模擬和驗證，直到模擬驗證出來的結果符合訂定的規格，這一個階段稱之為邏輯設計。

《圖二　邏輯設計流程圖》

實體設計流程

完成邏輯設計階段後，便將通過模擬及驗證的電路描述檔送給實體設計階段。實體設計的目的是將電路描述檔轉成製程所需要的光罩。如(圖三)所示，在實體設計流程中，先以階層（Hierarchical）的方式對電路進行分割（Partitioning）及平面規劃（Floorplanning），然後將電路單元（Cell）擺置於二維空間中，然後再利用可用的金屬層進行繞線。最後將多餘的空間做壓縮（Compaction）後，萃取（Extraction）出電阻及電容值並進行模擬及驗證。如果繞線結果無法滿足設計規格，則必須重新繞線，甚至重新進行分割、平面規劃、擺置等程序。

《圖三　實體設計流程圖》

實體設計的前瞻研究領域

奈米科技（Nanometer Technology）為下世代重要的前瞻技術，美、加、日等先進國家皆已提升該技術為國家型計劃，政府有鑑於此，亦開始進行此項國家型計劃。在奈米積體電路製程技術下，元件尺寸小於100 nm，由於有較小的元件形狀（Device Geometry）、較大的晶元尺寸（Die Size）、較快的上升時間（Rise Time）、較高的操作頻率（Operating Frequency）和較低的操作電壓（Operating Voltage），這些變化使得晶片設計在各階段皆面臨許多嶄新的挑戰。尤其實體設計階段乃決定電路元件及其連線之實際位置，此受製程技術之影響甚鉅，因此產生極多的研究問題亟待解決。茲以設計層次的觀點說明實體設計的前瞻研究領域如下。

製程（Process）

在奈米技術的製程中，次波長微影技術（Sub-Wavelength Lithography）容易產生晶元上電路元件及連線尺寸形狀的變異。此變易有可能造成無法預期的電路行為，而使設計者所做的最佳化徒勞無功。因此，如何在實體設計中降低因製程變異（Process Variation）而產生的問題，如時脈不對稱（Clock Skew）、延遲（Delay）、串音（Crosstalk）等，及光學製程修正技術（Optical Proximity Correction，OPC）修正製程的誤差以提高良率等研究，實為重要的研究課題。

由於化學機械研磨（Chemical-Mechanical Polishing，CMP）技術的進步，使得繞線層數得以顯著地增加。在化學機械研磨技術中，因佈局形狀（Layout Pattern）的變異會導致各層間介質（Dielectric）厚度的改變，進而造成良率（Yield）的降低及影響電路的效能（Performance）。因此，如何解決製程佈局形狀變異的問題，如填充金屬（Metal-Fill Patterning）及其衍生的多餘電容（Dummy Feature）等，為可生產性設計（Design For Manufacturability）重要的研究課題。

模型（Modeling）

隨著操作頻率的提昇、超長連線的出現及訊號上升時間的減小，電感（Inductance）的效應已開始顯著。此衍生以下的重要研究課題：

根據Moore定律，集積度（Logic Capacity）每十八個月增加一倍，使得單位面積的晶片消耗電能以及熱能累積上升，進而造成了漏耗功率（Leakage Power）及熱源（Thermal）的問題，並成為未來實體設計的瓶頸，因此建立準確的熱源及漏耗功率模型將是重要的研究課題。

設計最佳化（Optimization）

面積、訊號延遲和功率為傳統設計自動化中最重要的設計準則（Metric）。然而在奈米技術時代，訊號完整性（Signal Integrity）、可靠度（Reliability）及熱源的重要性日益提昇，此使得雜訊（Noise）的處理（如電容與電感所造成的串音、接地反彈（Ground Bounce）等）、電磁干擾（Electromagnetic Interference，EMI）的防制、電子遷移現象（Electromigration）的避免及散熱（Heat Dissipation）等，須與上述傳統準則並列考量。如何在實體設計各階段，以有效的技術，如調整電路元件尺寸（Buffer Sizing）、調整導線形狀（Wire Sizing）及位置、加入導線遮罩及緩衝器（Shielding/Buffer Inserting）等方法，來解決前述準則的同步最佳化，為奈米電路設計自動化重要的研究問題。

目前的電子設計自動化工具大多僅能處理因電阻和電容所產生的效應，隨著電感效應的顯現，我們須發展能同步考慮電阻、電容和電感的實體設計工具；如電阻－電容－電感（RLC）、以時序為導向（Timing-Driven）、以雜訊為導向（Noise-Aware）的繞線器（Router）等。

除了一般訊號線外，時脈（Clock）及電源╱接地網（Power/Ground Network）的設計自動化也是目前重要的研究課題。時脈樹通常具有最大的扇出（Fanout）、繞經最長的距離及需最高速的操作處理。因此如何設計省電、具有最小時脈不對稱（或最佳的時脈不對稱定序（Skew Scheduling）），並能考慮製程變異及邊緣轉換率（Edge Rate）且含有緩衝器的高速時脈樹（Buffered Clock Tree）為高速數位電路設計不可或缺的一環。而電源╱接地網的設計旨在決定網的拓樸結構（Topology）及其導線的寬度，以使用最小的面積，並防制壓降及電子遷移現象等所造成的訊號完整性及可靠度問題。由於操作電壓的日益降低，壓降所造成的雜訊，更容易造成電路無法正常運作，此對奈米電路的設計產生更嚴厲的挑戰。

設計方法（Methodology）

在奈米技術下，電路之連線（Interconnect）為決定效能（performance）的最關鍵因素，因此設計全程皆需考慮連線的效應，即以連線為導向（Interconnect-Driven）之設計流程，以達成速度封閉性（Timing Closure）及設計收斂（Design Convergence）。此相關研究主題有以佈局為導向（Layout-Driven）的邏輯合成，以連線為導向的擺置╱平面規劃，以及緩衝器規劃（Buffer Planning）等。

由於元件的縮小及晶元尺寸的變大，電路的複雜度日益增高，而具有千萬個邏輯閘的單晶片已有量產。然而目前能處理極大型電路的實體合成及分析工具，如針對超大型積體電路分割器、擺置器、平面規劃器、繞線器、電阻－電容－電感萃取器等）卻極為匱乏，因此發展方法（如階層化╱多階層化架構（Hierarchical╱Multilevel Framework）及漸進式更新設計（Design with Incremental Update）等，以輔助極大型電路之設計，並提昇設計生產力，為當今的重要研究課題。

由於奈米技術下設計複雜度的與日俱增，階層化設計與智產區塊（IP Block）已漸被使用，此趨勢使得區塊層級（Block Level）的擺置╱平面規劃╱繞線及其時序預算（Timing Budget）的決定，對電路設計品質的影響變得更為重要。因此發展快速具彈性，且能處理各種條件限制（如面積、訊號延遲、雜訊等準則及區塊間對齊（Alignment）、相接（Abutment）、鄰近（Proximity）、障礙物（Obstacle）、對稱性等限制）的智產整合工具，日益受到重視。

結語

一個動則數十萬個邏輯閘的晶片，從訂定規格到製造出來，絕對不可能完全由人工來處理。有效的利用電子設計自動化軟體不僅可以協助工程師設計電子產品，並且可以大幅地降低產品的開發時間，以提高市場競爭力。然而隨著製程技術的演進，晶片整合的電晶體數量越來越多，操作頻率也越來越高，許多新的實體效應也一一浮現出來。如何發展出可快速且精準地解決這些實體效應的演算法及元件模型，將是重要的研究課題。

（作者陳泰蓁為台大電子所博士班研究生、張耀文為台大系統晶片中心研究教授）

＜參考文獻

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