圖一 : Cadence x CTIMES科技沙龍

為了應對AI時代電子產品的複雜設計挑戰，CTIMES與Cadence於近日攜手舉辦了一場專為「AI世代PCB設計與多物理場模擬量身打造的」東西講座－科技沙龍。深入剖析現代的工程師如何運用AI技術來優化PCB佈局、提升效率；同時也說明如何透過AI技術結合GPU運算，加速多物理場模擬的效率。

Cadence應用工程處處長Kent Ho在致歡迎詞時指出，儘管AI尚處初期，但其影響力已滲透各領域。他並提出「Design for AI, AI for Design」的口號，強調透過優化設計，提升 AI產品效能，進而加速軟體工具的運算能力，協助業界解決設計挑戰，尤其是當前AI與設計已密不可分。

圖二 : Cadence應用工程處處長Kent Ho

第一講：PCB設計師的AI挑戰

Cadence資深應用工程經理Angel Lai指出，PCB作為現代電子產品的核心，其設計不僅要確保功能正常，更需兼顧性能、可靠性、成本與效率，並實現產品小型化與高密度整合。此外，環保與安規要求也是產品能否進入市場的關鍵因素。因此，PCB設計不再只是單純的繪製線路圖，而是融合了電子工程、材料科學與製造技術的多面向學問。

面對AI對PCB 設計的影響，Angel認為佈局工程師不應擔憂工作被取代，反而應轉換自己的角色，花更多時間掌握AI工具，學習如何正確設定規則，讓 AI工具產生最準確的結果，並利用結果進行分析與評估。

未來的工程師將從執行者轉型為「決策者」，專注於策略制定、結果檢視與數據分析，與 AI以提升整體工作效率。

Cadence提供全面的系統設計與分析平台，其中Allegro X是針對下一世代PCB 佈局與電源完整性設計的關鍵工具，目前採用優化型AI (Optimization AI) 技術。Angel解釋，由於客戶對資料安全的考量，目前的AI仍以規則和演算法驅動，而非機器學習。然而，她預期未來5到10年將逐步朝向生成式AI (Generative AI)發展，有機會讓不擅長編寫腳本的工程師也能快速產出所需報表。最終目標是實現更具自主性的代理式AI (Agentic AI)。

Allegro X AI採用雲端服務模式，利用Amazon的運算能力提供算力支援。Angel Lai 強調，儘管是雲端服務，Cadence已通過多項資安認證，確保用戶資料的高度安全與隱私，絕不會用於訓練模型或與其他公司共享。

圖三 : Cadence資深應用工程經理Angel Lai。

Angel分享了Allegro X AI在PCB設計上的顯著效益。例如，BGA元件的自動精準佈局，雖視覺上不一定整齊，卻能保證更好的繞線品質。她提及，一個包含74條網路的兩層板，AI佈局模式已與人工非常接近；而對於一個695條網路的 14層板，Allegro X AI僅需約5分39秒即可完成自動繞線。在更複雜的案例中，一個700條網路、4個繞線層的設計，從人工的5天縮短至1天即可完成，大幅節省時間。

第二場：AI浪潮壓境 PCB設計該如何迎戰

而為應對AI、高速運算、5G/6G通訊等電子技術的快速發展，Cadence資深工程師Natasha Hsieh進一步解析PCB實務設計上所面臨的各種新挑戰，並分享了Cadence針對這些挑戰所提出的創新方案。

Natasha指出，當前技術發展對訊號完整度要求極高，並強調「設計內分析」（IDA）流程的重要性，藉以達成早期識別問題並提高迭代效率。

她表示，Allegro X支援多種IDA分析，包括阻抗、耦合、串擾和IR壓降分析等。Cadence還提供電氣設計規則檢查（DRC）功能，確保信號連續性並減少串擾。在製造方面，AI伺服器推動了PCB板層數高達30～40層，使得高密度互連（HDI）設計與微通孔（micro VIA）堆疊成為必要，但也為製造帶來挑戰。

為解決這些問題，Cadence的Allegro解決方案提供整合式設計流程，允許工程師在統一的介面下，透過訊號完整性和電源完整性（Sigrity）分析工具進行模擬，並將分析結果即時反饋到設計中，讓設計師能直接在layout介面上進行變更，大大減少了佈局工程師與電氣工程師修改的次數，進而縮短產品開發週期。

除了模擬分析，Allegro還在Constraint Manager中提供多項電氣設計規則檢查（DRC）功能，以在設計階段就預防問題，例如DRC (Ret. DRC)檢查訊號線是否有完整的參考平面，確保回流路徑的完整性；穿越層次檢查（Via Transition Count Check），定義訊號總線（Bus）的穿層次數，避免不同訊號延遲不一致等。

針對高電壓產品，Natasha表示，Allegro也提供High Voltage Safety檢查功能，確保設計符合電氣安全規範。包括了對沿絕緣體表面洩漏電流路徑（Creepage）和高壓導體間最短空氣距離（Clearance）的定義與快速檢查，可根據電壓等級自動判斷最小安全距離，並建議設計修改。

Natasha強調，設計除了符合電氣要求，更必須符合製造需求。Allegro 提供了 DFM（Design for Manufacturability）檢查功能，根據不同板廠的製程能力、材料特性和鑽孔公差等，定義成檢查規則，進行自動化卡控。

為進一步提升高速訊號設計效率與使用者體驗，Allegro也導入多項創新功能，包含GPU渲染技術，可利用高性能顯示卡進行畫面渲染，顯著改善多層板或高密度設計中，移動或操作畫面時的延遲問題，提供更流暢的設計體驗； Fast mod動態模式的功能，加速銅片更新速度。

Natasha強調，Allegro系列產品已不僅僅是一個繪圖工具，更是一個整合設計、模擬和驗證的全面平台，提供從設計到製造的完整資源，讓PCB設計流程更快速、更完善。

圖四 : Cadence資深工程師Natasha Hsieh。

第三講：多物理系統分析的下一步是什麼？

Cadence應用工程經理Race Huang在其演講中，展望了多物理系統分析的未來發展。他闡述了Cadence從EDA (電子設計自動化) 向SDA (系統設計自動化) 轉型的藍圖，最終目標是實現自動化模擬，並強調了多物理場系統分析產品組合的重要性。

Race介紹了「AI優化和加速」(AI Optimization and Acceleration) 在多物理系統分析中的應用。他指出Cadence Optimality實現了「優化->預測->生成」的流程，並強調了「GPU加速」對於所有求解器的重要性。

在AI加速方面，Race提到AI能夠從佈局中學習並「創建基礎模型+知識注入」。他指出，傳統設計流程中的「幾何處理」和「求解」過程「計算成本高且耗時」，而AI工作流程則透過「快速推理」大幅縮短了所需時間。

他解釋道，AI流程前期會建立AI模型，透過大量數據訓練，並在AI控制下生成模型。這個AI模型可以直接生成網格並快速得到結果，大幅縮短模擬時間 。

他以CadenceR Celsius? Thermal Solver的AI應用為例，展示了AI如何根據輸入的「3層模型設計」、「邊界條件」、「晶片長寬高/層厚」以及「隨機功率圖和金屬密度圖」來「輸出每層的溫度分佈圖」。他進一步指出，Celsius熱預測結果的「平均相對誤差為0.75%」，甚至低於PCB結構阻抗設計中3%到5%的誤差範圍。

Race認為，AI的導入將會改變SI/PI工程師的角色。AI縮短了模擬時間，使得工程師不再僅限於執行sign-off任務，他們將有更多的生產力與時間去「想出更多的創意跟更多改進的方向」。

最後，Race總結了Cadence的多物理場分析平台的發展願景，將透過AI、Physics和GPU技術，以Millennium硬體加速器的結合，持續推動多物理系統分析的發展。

圖五 : Cadence應用工程經理Race Huang。

第四講：晶片到系統整合式熱模擬平台與實務應用剖析

本場最後一個講題，則是由資深應用工程經理Bear Wang深入探討AI時代的熱模擬挑戰，從晶片到系統整合式熱模擬平台，並分享了其在實際應用中的剖析。

Bear指出，當前AI產業正面臨極端資源需求，例如AI 資料中心的用電量是傳統資料中心的10倍以上；且平均每天需要1-5百萬加侖的水，幾乎等同一個萬人小鎮的用水量。此外，還有更嚴格的資源立法等，也將使得AI產業的發展更形嚴峻。

對此，Bear分享了Cadence的熱模擬解決方案Celsius Studio如何應對這些挑戰，以Cadence Reality DC為例，是一個從微觀電子到資料中心的自然延伸。接著他詳細闡述了不同層級的熱分析。

在晶片層級(Chip)，關注功率優化，熱失控風險，佈局優化，以及實現SoC熱能力；封裝/PCB層級(Package/PCB)則涉及熱感知元件佈局，電熱協同仿真和驗證報告；風扇+外殼層級(Fan + Enclosure)則涵蓋了在ECAD元件中添加MCAD、風扇、外殼，以實現對整個外殼的精確熱分析 。

最後的機架/資料中心層級(Rack/Data Center)則專注於對整個機架、有效空間和數據中心添加氣流冷卻，以影響整個外殼的熱概念。

上述這些分析可分別由Celsius Thermal Solver、Celsius EC Solver和Reality DC Digital Twin等工具獲得最佳的解決方案。

Bear進一步強調了3D IC早期系統級分析與簽核流程的重要性 ，其中涵蓋了系統規劃、實施、功率/熱/時序/SIPI分析和系統DRC/LVS等。他特別指出，Integrity 3DIC Thermal-aware 3D-EFS能夠在設計早期進行熱感知佈局，考慮模組連接性、3D線長、利用率、I/O埠、熱梯度，並能避免頂部和底部晶片之間產生熱點。實例顯示，熱感知佈局能夠顯著降低晶片溫度，例如底部晶片溫度從54.3℃降至47.6℃。

接著他深入探討了Celsius Studio的3D-IC熱模擬功能，該平台支援晶片中心和封裝中心兩種視角 ，同時也支援幾何變換、彈性的熱模型和邊界條件。此外，Celsius Studio能夠輕鬆匯出「熱模型」(Compact Thermal Model) ，包括2R Model、Delphi Model和更詳細的模型，即使包含498k個bumps/solders的複雜模型，也能在短時間內完成模擬。

圖六 : Cadence資深應用工程經理Bear Wang。

在實務應用中，Bear提及了3D Busbar ET Co-Simulation在AI伺服器等高電流、高功率應用中的重要性。他展示透過CFD模擬，溫度可以降低59%，IR壓降可以降低13%。

最後，Bear展示了Celsius EC到Reality DC的設計與數位孿生應用，透過高度仿真的3D影像系統，能夠彌合設計與操作之間的落差。這些透過AI功能訓練所建立的資料中心模型，可以深刻全面的掌握資料中心的運行狀況，並且提前預測運行的結果。

Bear總結道，Cadence的熱解決方案已整合或連接到所有Cadence設計平台，包括Voltus、Clarity、PowerSI、Optimality和Reality DC等，透過無縫整合這些工具將可以縮短設計週期，同時改善PPA和散熱問題。

第一講:

第二講:

第三講:

第四講: