《图一 VLSI 分辨率及lithography波长的关系(courtesy from Intel)》

若IC制造的误差的分布特性已由经验获得或能预期，尤其是相关性的信息，则SSTA就能精巧的利用此一知识去分析制程误差所造成的良率分布，线路设计师可用此信息去预估多芯片生产后的时序分布，并由此为依据去调整线路设计，以获得更佳的时序良率。本文章之重点即在于从制程误差的种类、制程数据的统计分析、及统计型时序分析，有系统的简介制程?差的分类及分析。

制程误差之分类

一般而言，制程?差可分为系统性(systematic)及随机性(random)两类；系统性的制程?差是指大部份的?差原因应已有详尽的了解，并可用适当的算法去预测，例如化学机械研磨(chemical mechanical polishing)后的导线层厚度，经常可以用经验及数理精确的预估，实因研磨之方式，为一种利用类似大圆盘之压力及化学药剂的研磨，由于研磨后之厚度与金属之密度有相当密切之关联，因此一般而言，在彻底了解此一机制之后，我们可用化学研磨机的压力、速度、时间长度、及金属密度为变量去预估区域厚度。另一个例子，如在光学Lithography时，历经多年的经验，IC制造厂其实己经对许多光学特性己有相当的了解，而光学Lithography的仿真也在近年来有长足的发展，虽IC的制造精密度已达小于曝光的波长，因此许多绕许现象无法避免，但长久以来由于OPC(Optical Proximity Correction)的高度发展，许多现象已有长足的了解，因此在制造前即可用光学仿真的方式去预估结果，但许多新的效应，如Dose及Focus的误差，又须更进一步分析，才能真正了解Lithography的实际误差来源。

《图二 VLSI Doping Density的制程?差造成的电流?移》

《图三 CMP之后的层厚度变化》 - BigPic:571x294

《图三 CMP之后的层厚度变化》 - BigPic:571x294

《图四 lithography的optical proximity effect》

环境误差

许多时候，其实对IC效率有影响的不只是制程方面，其实许多在IC运作的外在环境上也有许多其它的变量，例如电力供电的?定度会因IC电流的耗电流量的变化而变化，而如果电流的消耗若可预期，则许多电力振荡可预先计算，则可将此环境误差转为系统性。另外一个相当重要的环境变因就是温度，因IC运作会产生大量的热，不足的散热会造成晶体及导线的效率整体变差，而不均匀的散热更会造热点(hot spot)，而热点会造成不均匀的延迟造成运作失败。在最坏的状况下，芯片甚至整个电路板都有可能将烧毁，最近我们又看到PS3的过热现象及XBOX 360的召回导致Microsoft 损失1 billion美元以上，可见散热问题不可掉以轻心。

《图五 本组分析一微处理机的温度分布图》

基本时序分析入门

基本静态时序分析的目的在算出VLSI数字线路的延迟，尤其是关键路径的时序，关键路径一般为延迟较大的路径，尤其是那些已超出限制的路径(slack 为负的)，这种错误称为Setup Time Failure，因其讯号到达时已超过clock的Setup Time requirement。许多时侯，短的路径也会产生问题，因为在clock在关闭之前此讯号提早改变了flip-flop的值，造成运算错误，此种错误称为hold time failure。

一般而言，时序分析可分为两种，一种为路径(path-based)为主，一种为区块(block-based)为主，本文将介绍一个相当简化的说明：

第一、path-based的分析主要是以路径为主，从起始点的到达时间一步步的加上各个gate的延迟，例如下图(a)的线路，路径i-1-2-o的延迟是，而在o点的信号到达时间(ao)为ai+ d1+d2。

《图六 path-based的路径分析》

第二、block-based的分析主要是以级为主，从所有的输入开始，它逐步分析?一个gate输出信号到达时间，例如在图(a)中的gate 1的输出时间为a1 =max(ai+ d1，aj+ d1)。

由上述两种分析可知，path-based做法只须要加法，而block-based则须要max的动作，虽然path-based的做法较简单，但因path可能有成千上万个，因此大部份时序分析还是常常须要用到block-based的分析方式。

信号到达统计分布

当信号的到达时间是形成一统计分布，而非一定值时，传统的统计时序分析必须改变，所有gate延迟为一随机变量，而变量之间可能有所相关。但是值得庆幸的是，加法及max动作不变。

《图七 gate延迟是一个随机分布而非定值》

首先，当两个统计分布相加时，它们的平均值(mean)可相加但其变异数(variance)的算法在不相关时有平方合的关系，但在相关时则必须加上修正项，因为所有的相关性的必须并入考虑。我们现在简介此一算法，给定两随机变量 X 和 Y， 且各别的平均值(mean)为 ux，和uy且其变异数为sx2，和sy2，且X与Y的共变异数(covariance)为COV(X，Y)，则X+Y的平均值为ux+uy而其新变异数sx+y2满足sx+y 2= sx 2+ sx 2+ 2COV(X，Y)。若另有许多随机变量，则矩阵运算必须应用去解决此一问题，虽较繁杂但还可行。由上述可知，其实加法对统计来说是轻而易举的，所以path-based的统计时序分析方法难度即可立即运用，那么关于block-based时序分析所需的max运算呢？有点困难的问题，且一般教科书都?有介绍关于max的统计运算，因此，当SSTA开始发展时几乎都在处理此一问题。先进的考古学家遍查古藉的结果终于发现在1961年时就有人处理此一问题，而之后多数的SSTA研究都借用此数学家clark所提出的观念[1]，他利用加权后的平均值加上一修正项去计算max后结果的平均值，并且运用平均值、变异数及共变异数的多项式去算出max后的变异数.但其基本之要求为所有随机变量都是高斯分布(Gaussian Distribution).为了计算方便，为此，几乎所有初期SSTA都假设gate的延迟为高斯分布。

其实，高斯分布的基本假设之后受到了高度的质疑，有谁能保证所有参数分布都可用高斯分布准确的逼近，更何况即使所有参数都是高斯分布，之后演申出的参数也不见得是高斯分布，其原因在于许多运算都不只是线性相加的运算而已，例如，即使gate的vt是高斯，但gate 的延迟也不一定能直接用高斯分布去逼近。让人更困扰的是，max运算本身其实常造成不称的分布，而这个现象直接被clark的公式所忽略了，久而久之，误差会逐渐加成而变大，而一般ssta本身并不知晓这一重大缺失。

研究成果

为此，本组在2004年之后发表了一系列的文章来解决此一问题，首先提出了利用计算max的skewness (?态)去侦测误差，若?态太大，则将会延迟max的计算，等到遇到适合的运算时才施行运算，此方法可有效减少max运算的误算。接着又提出了用二次高斯多项式当做基本的随机参数形式，此一新的代表式不但同时保持平均值、变异数甚至连?都能完整保持，此一代表法不只是脱去了过去高斯假设，并且容许了非线性运算。近来，又提出了高阶高斯多项式去掌握更多的信息，预计将能为统计型时序分析带来更多更精准的算法。

未来要务 制程数据统计分析

经过数年的努力，己逐渐看到SSTA算法已趋成熟，但其实还有一重要的问题还未解决，那就是制程数据的准备。俗语说，Garbage-in Garbage-out，SSTA极需要正确的统计分析数据才有机会准确的分析出良率，但是制程数据的取得相当不易，即使取得到一些数据，其代表性及充分性还有许多可质疑的地方。而测量又是另外一个问题，要如何去制造少量测试芯片去了解数以万计的芯片的特性是一个相当困难的事情，而这件事所须的资源包括财力?物力?智力?甚至权力，并不是一般学校教授?EDA公司或foundry可独立完成的，甚至获得数据后如何分析出正确的统计关联性其实还有相当的困难度。本组目前与联电（UMC）合作，希望能为此问题提出一些答案。

参考文献

[1] C. Clark， “The greatest of a finite set of random variables，” Operations Research， vol. 9， pp. 85–91， 1961.

[2]H. Chang and S. S. Sapatnekar， “Statistical Timing Analysis Under Spatial Correlations，” IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems， Vol. 24， No. 9， pp. 1467 – 1482， September 2005.

[3] Lizheng Zhang， Weijen Chen， Yuhen Hu， John A. Gubner and Charlie Chungping Chen， " Correlation-Preserved Statistical Timing with Quadratic Form of Gaussian Variables ，" IEEE Transactions on Computer-Aided Design of Integrated Circuits And Systems (TCAD)， 2005.

[4] Lizheng Zhang， Weijen Chen， Yuhen Hu and Charlie Chungping Chen， " Statistical Static Timing Analysis with Conditional Linear MAX/MIN Approximation and Extended Canonical Timing Model，" IEEE Transactions on Computer-Aided Design of Integrated Circuits And Systems (TCAD)， 2005.

[5] S. R. Nassif， “Modeling and analysis of manufacturing variations，” CICC， 2001， pp. 223-228.