今日超大型及复杂的ASIC及FPGA设计使用了大量的IP，这些IP区块可能是一般用途的处理器核心，数字信号处理器(DSP)核心，内存控制器，通信功能模块等。这些占了整体设计绝大部份的外部IP，通常来自一些不同的IP供货商。

由于每个IP区块代表了大量的时间及投资，毫无意外的，IP供货商当然希望能保护他们的机密。这可经由对原始码加密来达成，这种方法意味者透过编码，让未获得授权的厂商，无从理解其内容。

这个问题在于电子设计流程中仍缺乏一套让业界互通的加解密标准，造成不同的IP及EDA供货商各自采用不同的自定义方案，导致不同组织中大量的支持负担，这对用户很困扰，而且导致不一致性(如：电路仿真时，用的是一种IP区块版本，但合成电路时，却采用另一种版本)。
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