Multi-VDD设计低功率SRAM
Multi-VDD设计低功率SOC系统
目前设计低功率SOC系统的主要方式，将操作速度需求不高的电路以较低VDD来设计，可大幅减低功率的消耗。要使用Multi-VDD的设计方法，标准细胞元件库（Standard cell library）需要重新萃取参数，技术难度不高。不过SOC系统一定会用到的静态随机存取记忆体（Static Random Access Memory:；SRAM）却没这么幸运，需要重新设计。
在SOC电路系统中，SRAM是必备的储存单元；并且在SOC系统中，由于存取资料的需求，各式的單埠、双埠..等SRAM大量被使用，若能设计广域VDD低功率消耗的静态随机存取记忆体，必能增进低功率消耗SOC系统的设计。
低电压高效能高速记忆体电路设计
在实现低电压、低功率消耗的SRAM的方法上，我们采用低电压高效能的设计模式，以0.13微米CMOS制程实现低电压SRAM，此记忆体所采用的元件为标准临界电压元件（standard threshold voltage device），而非采用低临界电压元件（low threshold voltage device）。
在超低电压之系统中，电路操作电压为0.5V之下已非常接近MOS元件的临界电压，若欲使电路运作于高速时，将增加电路设计上的困难度。我们采用PMOS元件基体端接地、造成基体顺偏（forward body）的方式，来降低PMOS元件的临界电压，进而达成高速记忆体电路设计。
在我们的实验中，记忆体电路在0.5V电压下，可达80MHz的操作速度。但在VDD＝0.5～1.2V区间，我们使用一般基体偏压的方式，即基体偏压接至VDD；两个操作方法的切换是透过一个电源感测电路，透过这个感测电路，我们的静态随机存取记忆可以广域VDD的工作，概念如图一所示，这可让SOC工程师可以用之设计动态调节系统。
电路设计
SRAM存取架构
半导体记忆体的存取方法[1-2]，主要是由位址线（address line）输入欲存取的位址讯号，若为资料的写入，尚需于资料线（data line）输入欲存入的资料。反之要读出资料，则在位址线输入位址后，经过存取时间（access time）在资料线得到输出的资讯。这个架构与时序讯号如图二所示。
存取时间
其中存取时间是SRAM设计的一个重要参数，当位址输入后，两个位址解码器（Row/Column）开始动作，并打开word line与bit line的开关，存在记忆体单元中的资料输出，透过感测放大器（sense amplifier；SA）放大后，再由输出器输出资料。这一段历程所需的时间称为存取时间，也是记忆体速度的表现。为了达成高效能的速度，我们减低word line与bit line上的记忆单元数，以降低寄生的电阻电容值，再加上VDD判断电路，我们的架构如图四所示。其中Precharge为precharge电路,因为SDRAM的工作有两个阶段:pre-charge阶段与evaluation阶段。
| 《图三 基本SRAM读出数据的时序图 》 | CEN：Chip enable；WEN：Write enable；A[j]：Address；Q[j]：Data |
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| 《图四 静态随机存取内存Critical 路径架构图》 |
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| 《图五 静态随机存取内存Floor Plan示意图》 |
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precharge与evaluation阶段
由于记忆单元是一个双输出（入）之闩锁电路，在pre-charge阶段会把记忆单元两端的bit line都充电至VDD。当进入evaluation阶段时，记忆单元开启，所存放的资料（0或1）开始扯开双端的bit line，接着感测放大器（SA）放大这个差值，让输出电路将正端值逻辑值输出。若为资料写入，则资料亦是在evaluation阶段时，输入至记忆单元。读出或写入的路径可以图四的critical path来做模拟。图五为SRAM布局的整体计画图。
SRAM记忆单元的设计
传统的记忆体单元是采用CMOS闩锁架构，如图六所示。 BL表示正端bit line，BLB表示负端bit line，WL表示word line。
当WL开启时，这个记忆单元被开启，若此记忆单元储存的值为零，即在MN2之汲极端为零，此时若为读取动作。因为BL与BLB已被pre-charge至VDD，则BL端被往零的方向下拉，而BLB端不动，造成双端bit line被扯开。
而要进行写入动作，亦是扯开bit line，将值写入此闩锁电路中。因此这个由两个反相器组合成的闩锁电路，是记忆单元能否读出及写入的重要元件，但当VDD小于PMOS与NMOS的临界电压时，此反相器会变得极慢，导致静态随机存取记忆体效能变差。
我们的设计是采用PMOS端顺向偏压的方式，降低PMOS的临界电压，提升整体记忆单元的效能，让电路可以操作至0.5V尚有80MHz的速度，新的记忆单元如图七、图八所示。
SRAM电路设计详要
位址解码电路
静态随机存取记忆体是一个二维的阵列，因此当位址输入时，这个位址资讯会被分为列位址（row address）与行位址（column address），分别输入至列解码电路（row decoder）与行解码电路（column decoder）[3]；其中列解码电路将位址解码得到要开启的word line，行解码电路将位址解码得到要开启的bit line开关。我们解码电路的设计是采用NAND结构的电路设计，如图九所示。
| 《图九 4转16的行地址column decoder示意图》 |
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为了提升word line开启的速度，我们采用动态逻辑的方式来实现，如图十所示。
| 《图十 使用Word line decoder 电路示意图》 |
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感测放大电路
在SRAM阵列中，「资料读取」操作、word line打开后，互补的bit line其中一条的电压位准会轻微下降。为了降低存取时间，提升记忆体效能，「读取电路」必须侦测两个互补bit line之间非常小的电压差异，以及放大此差异，以制造一有效的逻辑输出位准。一般而言，我们可以使用一个简单的差动放大器来完成任务。但在高速或高密度的SRAM晶片中，二或三级的感测放大电路用来改善「读取」速度。在此种感测放大电路中，第一级是类比的差动放大电路，而第二级则是快速的闩锁电路。我们的设计如图十一、图十二所示。 [4]
在evaluation时，第一级感测放大电路的控制讯号csa由低准位转高准位，此电路将输入的互补bit line电压准位差放大并输出至zl与zr两讯号线，之后zl与zr再输入至闩锁放大电路，将此差值放大至VDD与GND位准，由ndo端点输出。
要降低静态随机存取记忆体的存取时间，最重要的就是读取资料输出的路径；在设计感测放大电路时，第一要考量的是能放大的最小输入差值，第二要考虑的是将最小差值拉大至VDD-GND的时间。然而，还有一项因素会影响存取时间，就是在bit line上的寄生电阻电容，因此，若要设计高速的静态随机存取记忆体，每一条bit line看到的记忆单元，就不能多，大约是16、32或64个。
VDD侦测电路
我们将SRAM的操作区间分为VDD0.5V与0.5V
如图十四所示，当VDD下降到0.5V时，VDD侦测电路会输出讯号将PMOS的基体电压拉到0V，造成基体顺偏的效应，降低PMOS的临界电压。达成的方法如图十三的电路，利用一复制电晶体并感测其临界电压，使其电压降至大约0.5V利用电阻分压开通电晶体，使得感测电路输出为0V。
这个设计的重点在于电阻的制作，可单纯的使用电阻。然而电阻值需要很大来降低漏电流；或使用电晶体来达成分压的任务，可大幅减少面积的使用，同时达成低漏电流的需求。
输出／输入电路
SRAM的输出／输入电路都是由反相器电路所组成，这里要注意的是不要把相位设计错误。我们的广域VDD电路设计，必须考量与外界接轨的电压，因此最保险的设计方法，即是让输出的讯号其电压准位为VDD，如此便需透过level shifter来达成，相关设计如图十五所示。
| 《图十五 Level shifter示意图；输入讯号可由0.2V至1.2V皆可转成输出讯号准位为1.2V》 |
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此电路在输入讯号准位为0.3V时可达最大速度为1MHz，在0.5V时可达400MHz。
模拟结果
SRAM之记忆单元在设计时要特别考量其低抗杂讯的能力，一般是看静态杂讯极限（Static Noise Margin；SNM），图十六是我们设计的记忆单元其SNM的模拟结果。
可看出在VDD为0.5V下，若没有使用基体顺偏（FBB）的技术，其SNM明显比有使用的结果较差，表示此记忆单元较易受到读写时的杂讯干扰。
图十七为VDD侦测电路的模拟结果。我们针对每一个制程条件去做模拟，设计的条件是希望限制VDD变化的范围在0.45V～0.55V之间，因为在VDD＞0.55V时，使用基体顺偏会造成PN接面的漏电太大。
图十八、图十九为整体电路读写的模拟与实际测试统计结果，我们的设计可在VDD＝0.5V时达到80MHz的操作速度，是一个低电压、高效能的SRAM电路设计。并验证经由此设计技巧可提升电路在低电压的工作效能。
| 《图十八 在VDD＝0.5V条件下的整体仿真结果》 |
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图二十是SRAM的晶片照相图，此电路已经经过实际验证证明其可行性。
结论
本研究设计所呈现的，是本部门发展广域VDD操作的静态随机存取记忆体的研发成果，使用基体顺偏的技术，实现在TSMC 0.13微米制程上，记忆体可以在广域VDD（0.2 V～1.2V）操作，其中在VDD=0.5V时能有80MHz的高效能操作表现。在未来的研究计画中，我们更可应用许多低功率的技术，例如pulsed word line technology、self-timed design等，达到更高效能与低功率的设计。
（本文转载于工研院系统晶片科技中心技术期刊第9期；作者缪俊伟2007年起服务于工研院系统晶片科技中心，专长为类比电路设计、记忆体电路设计、标准元件库设计与参数萃取；蔡孟庭为工研院系统晶片科技中心／设计自动化技术组／电路设计部副工程师，专长为锁相回路设计与频率合成器设计。E-mail：tmtkidd@itri.org.tw）
＜参考文献：
[1] Betty Prince%2C “Semiconductor Memories-A Handbook of Design%2C Manufacture%2C and Application%2C” 2难道edition%2C Wiley Co.
[2] Kiyoo Itho%2C “VLSI Memory Chip Design”%2C 1身体edition%2C Springer%2C 2001
[3] James S. Caravella%2C “A Low Voltage SRAM For Embedded Applications”%2C IEEE Journal of Solid-斯塔特circuits%2C Vol. 32%2C No. 3%2C 1997
[4] Teruo Seki, Eisaku Itoh, Chiaki Furukawa, Isamu Maeno, Tadashi Ozawa, Hiroyuki Sano and Noriyuki Suzuki, “A 6-ns 1-Mb CMOS SRAM with Latched Sense Amplifier”, IEEE Journal of Solid-State Circuits,Vol. 28, No. 4, 1993.＞
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