账号:
密码:
CTIMES / 文章 /   
异质整合推动封装前进新境界
 

【作者: 盧傑瑞】2019年10月02日 星期三

浏览人次:【1599】
  

什麽是当今最吸引人们注意的流行先进技术?相信以下的专业用词都经常出现在周遭与新闻、文章之中,如人工智慧(Artificial Intelligence)、深度学习(Deep Learning)、云端计算(Cloud Computing)、超级电脑(Supercomputer)、自动驾驶等。


包括Google、Amazon、Intel、Nvidia或是AMD等,从这些世界级技术巨型企业的策略中可以发现,不约而同的都正积极投下巨额资金,来开发前述的这些软硬体技术和相关的应用。


高盛集团对於人工智慧在未来几年发展的研究显示,组成人工智慧机能应用所需要的硬体,例如特殊应用IC(ASIC)、绘图处理晶片(GPU)、中央处理器(CPU)、场域可程式化闸阵列(FPGA)等元件,在未来数年间的全球市场规模,将会以40%年平均成长率急速扩大(图一)。



图一 : AI运算硬体元件的世界规模成长预估。(source:Goldman Sachs 2018)
图一 : AI运算硬体元件的世界规模成长预估。(source:Goldman Sachs 2018)

晶片封装高度整合的关键:异质整合技术

由於演算法、大数据和高效能微晶片的进步,是扮演推动这一新世代科技浪潮的最大动力。因此随着终端电子产品快速发展,智慧型手机、平板电脑与穿戴装置等产品不断朝轻薄短小、多功能、高效能、低成本、低功耗,及小面积等要求发展的情况下,需将把多种不同功能的晶片整合於单一模组中。因此,包括晶圆代工厂、IC设计公司等IC制造业者,相继投入先进封装技术领域。根据Yole资料显示,2017~2021年全球先进封装规模从250亿美元增至310亿美元,年复合成长率约7%。


而这些先进技术的应用与能力,都在近几年内取得了令人惊讶的巨大进展,然而在这些看似不同领域技术或科学的背後,都有一个共同的特点,那就是都采用了异质整合(Heterogeneous Integration)的积体电路设计。


例如,近来出现了另一种称为「chiplet(小晶片)」的设计概念。所谓chiplet,就是具备特殊用途或单一功能的KGD(known good die)或IP区块;然後,在开发高效能系统时,透过搭配选用适当chiplet的堆叠累积,来达成所需的系统效能。目前的封装技术是以并排的方式朝2.5D技术发展,透过中介层(interposer)和重分布层(RDL)设计来进行整合。而3D封装则是把多颗晶片向上堆叠,除了底层晶片之外,所有晶片都需要透过TSV (矽穿孔)来传递讯号。



图二 : 2.5D封装的3个主要特色结构:1. 将HBM和SerDes微晶片使用微凸块整合到中介层、2. 矽通孔(TSV)中介层连接到C4或大型CuP、3. 封装载板。(source:AMKOR)
图二 : 2.5D封装的3个主要特色结构:1. 将HBM和SerDes微晶片使用微凸块整合到中介层、2. 矽通孔(TSV)中介层连接到C4或大型CuP、3. 封装载板。(source:AMKOR)

英特尔(Intel)在CES 2019主题演讲中,发表了首款采用3D封装技术的处理器(Lakefield),引起众人的注目,也让3D异整合质封装正式迈入商品化的程度。Intel利用堆叠设计,整合各式晶片、I/O、结构等,进而提升晶片设计的灵活性,也大幅减少多核处理器所需的晶片空间,让体积缩小到仅有12mm×12mm。


透过新世代的封装技术突破摩尔定律

根据2018年所发表的IRDS Roadmap(International Roadmap for Devices and Systems),到2030年半导体制程技术将达到1.5 nm。但是在半导体前段制程中,根据摩尔定律应该在5nm左右就难以再突破了,但是随着技术进步到28nm之後,成本反而会逐渐下降。这似??违背了产业中的基础常识。


例如台积电(TSMC)不断地将元件的制程持续缩小,从14 nm、10 nm、7 nm甚至於目前最新开发的3nm,不仅仅提升CMOS元件的运作速度,同时也大幅度增加了逻辑闸数。虽然目前3nm制程技术仍在早期研发阶段,台积电也没有发表例如效能及功耗指标等等任何技术细节(如,和5nm制程相较能提升多少效能),只描述3nm将会是一个全新的制程技术,所以必然也会有新的架构、技术、材料等。而不是5nm制程的提升。


这相当於每经过18-24个月的时间,可以在同一空间中,让元件数增加一倍,除了加快晶片本身的运作速度外,还有两个因素变得越来越重要。


一个是采用高频宽记忆体(HBM;High Bandwidth Memory)的架构,不仅可提高计算能力之外,还可以降低系统总功耗和增加记忆体的频宽;另一个则为了达到高速资料收发的序列化或解序列化(serializer/deserializer),也就是SerDes。SerDes IO的模组可以整合到主晶片中,也可以作为单独的晶片生产制造。


而要如何将这些高速性能进行整合?其中一个关键点,就是让先进的2.5D异质整合结构晶片封装技术来扮演这个角色。但是为什麽需要采用2.5D封装技术,以目前来说,2.5D封装是一种高阶的IC封装技术,可实现各种IC的高速整合。


缩短元件之间的距离,就能够加快处理速度

研发这种复杂的封装结构有多种原因。如图三所示,为了满足更高速的处理速度需求,DRAM记忆体在物理性结构上必须更接近CPU。因此结构上让每个元件都是独立的,并安装在载板(印刷电路板或PCB)上,为了能满足更多高性能应用,基本上都是采用系统级封装(SiP)技术。



图三 : 先进的封装发展趋势。(source:AMKOR)
图三 : 先进的封装发展趋势。(source:AMKOR)

在这样的封装方式上,便可以将记忆体和主要CPU元件在载板上连接,来形成FCBGA的结构,然後再转移至2.5D封装上。透过使用新一代的HBM DRAM,可以将逻辑和HBM直接连接到矽中介层,两个IC之间的最小距离已经可以达到小於100μm。


由於缩短元件之间的距离,就能够降低讯号延迟,提高了电子讯号的品质,而达到了更快的处理速度,和更低的能耗。


另一个原因是,使用超出DDR4或GDDR5 / GDDR5X / GDDR6的矽中介层方法可以实现极高的HBM数据频宽。HBM使用1024 Bit,这样可以达到比DDR4和GDDR所能提供宽广得多的并列式汇流排。


这是因为HBM和HBM2具有大约4,000个I/O和电源连接,所以需要非常高的布线密度来连接到主晶片。由於传统FCBGA载板线宽的限制,是无法满足这种高密度连接的要求,而2.5D矽中介层连接就必须从FCBGA转移到矽晶片。


还有一个重要趋势是用於高速数据传输的SerDes。单通道(Single Channel)SerDes可以达到每秒10 Gbps、28 Gbps、56 bps甚至高达112 Gbps。


在高速数据中心应用中,主晶片能够控制多个SerDes通道。随着主要CPU和GPU制造技术的进步,发展SerDes的设计公司已经开始开发新一代生产制程IP,提供晶片业者可以将其整合到主晶片的设计之中。但是,面对高速和高性能的要求相当高时,SerDes驱动却不能满足Time to Market、更新的矽晶节点,以及验证新SerDes IP的成本。


对於某些应用,却可以透过利用2.5D异质整合的封装解决方案,在封装等级上整合主要晶片以及多个SerDes晶片。


另一个考虑因素,是量产时的良率。理论上,单一晶片的表面积越大,良品率就越差。因为根据玻色-爱因斯坦(BOSE-EINSTEIN)良率模型,两者之间是存在巨大差异。Y = 1 /(1 + AD)^ k(Y为成率,A为晶片面积,D为缺陷密度,k为难度系数)。对於需要做到大面积的产品这一点,可以预期其良率是相当的低。不过如果是透过使用2.5D异质整合封装的技术,将所需区域分成多个小晶片,就可以提高产量的良率和大幅降低成本。


各种大型晶片都可以透过异质整合技术来完成

高速微晶片大多依赖TSV矽中介层技术来进行高密度布线,主要原因是带有TSV的中介层可以支援2μm/2μm以下的再分布层(RDL)和40μm的微凸块。这是FCBGA载板密度的10倍,因此可以缩短连接距离,并产生更好品质的电子讯号,而实现异质整合晶片架构。


例如Amkor的TSV矽中介层使用晶圆级制造技术,这样的技术是源自於晶圆代工厂所制成的300mm TSV晶圆,接下来再对背面和锡铅凸块的保护层,进行蚀刻和薄化已经填充的TSV,最後再完成单片化。此过程通常称为产线中段(MEOL;mid-end-of-line)制程。主要的制作过程是形成将上层微型凸块连接板,到下层FCBGA载板连接锡铅凸块的横截面。如图四所示。



图四 : 从前(FS)PAD到後(BS)C4的封装剖面。(source:AMKOR)
图四 : 从前(FS)PAD到後(BS)C4的封装剖面。(source:AMKOR)

在Chip on Substrate制造过程中,矽中介层首先连接到载板,然後将多个微晶片连接到中介层以形成异质整合封装结构,这种设计称为RDL First或Die Last。因为RDL在制造过程中会首先完成,然後将晶片连接到RDL中介层。


这种设计的优点是可以在中间进行测试,标记出有缺陷的中介层和未完成的产品,这样就不会在後续的封装制程中使用到这些不良品,也不会浪费宝贵的晶片。因此可以达到增加产能的目标,以及提高良率。


Chip on Wafer(CoW)封装是Chip on Substrate的下一代技术,使用矽晶圆作为载板进行晶圆级封装。与CoS技术的观念不同的是,CoW是将晶片连接到中介层,最後连接到覆晶(Flap Chip)的载板。Chip on Wafer封装技术具有非常好的物理结构优势,适用於更大的晶片及较大的中介层。


HDFO封装是不使用TSV技术的晶圆级封装中的下一代Integrated FCBGA技术。为了实现此一目标,是利用微凸块·锡铅凸块,连接将微晶片连接到多层细微的RDL和BGA,而达到半成品的程度,最後再连接到FCBGA载板以形成异质整合封装。这样一来就可以达到高布线密度,和良好的电子讯号品质,并且不须要进行TSV处理,来更进一步地降低成本。


HDFO异质整合封装,并非只可用来生产GPU和FPGA,而是对於包括网路和伺服器等等应用所需的大型晶片,都可以透过异质整合封装的技术来完成。


相关文章
异质整合 揭??半导体未来20年产业蓝图
半导体产业换骨妙方 异质整合药到病除
新一代记忆体发威 MRAM开启下一波储存浪潮
有为者亦若是 开创异质整合产业新蓝图
关於Android 10你该知道的10件事
comments powered by Disqus
相关讨论
  相关新品
Lattice MachXO Control Development Kit
原厂/品牌:Lattice
供应商:Lattice
產品類別:FPGA
Lattice ECP3 PCI Express
原厂/品牌:Lattice
供应商:Lattice
產品類別:FPGA
Lattice ECP3 Video Protocol Board
原厂/品牌:Lattice
供应商:Lattice
產品類別:FPGA
  相关新闻
» IC设计领域奥林匹克大会 台湾论文获选量为全球第四
» NVIDIA在Microsoft Azure推出扩充性GPU加速超级电脑 可串连800个V100 Tensor
» 陈良基接见NVIDIA首席科学家William J. Dally 深化AI合作布局
» 科技部2019 AI创新研究中心国际研讨会暨成果展登场
» 超大容量FPGA的时代已经来临 英特尔发布全球最大容量FPGA
  相关产品
» NVIDIA推出尺寸最小的边缘AI超级电脑Jetson Xavier NX
» 英飞凌雷达技术助力Google Pixel 4实现手势控制功能
» Amazon采用NVIDIA T4 GPU 将人工智慧效能搬上云端
» 艾讯推出Intel Atom x5-E3940的强固型Pico-ITX嵌入式主机板PICO319
» 经济部推动「高中职生AI扎根系列活动」 偕同微软与Google培育高中职生

AD


刊登廣告 新聞信箱 读者信箱 著作權聲明 隱私權聲明 本站介紹

Copyright ©1999-2019 远播信息股份有限公司版权所有 Powered by O3
地址:台北市中山北路三段29号11楼 / 电话 (02)2585-5526 / E-Mail: webmaster@ctimes.com.tw