先進半導體製程的虛擬填充技術進化

良率決定晶圓製造成本與競爭力，而提升良率已從製程控制延伸至實體設計最佳化。透過智慧化Dummy Fill與EDA演算法協同優化，能為先進製程建立更高的製造優勢。

良率是衡量半導體製造表現的關鍵績效指標。當良率越高，代表製造流程最佳化程度越高，越可以生產出功能正常的晶片，從而帶動獲利能力的提升。反之，良率偏低則意味著製程存在缺陷，不僅會產生不良晶片，還可能會造成財務損失。

積體電路是逐層建構的，就像建造多層樓建築一樣，每新增一層，下層表面必須絕對平整。這項整平製程稱為「平坦化」（planarization），在半導體晶圓廠中是透過「化學機械研磨」（Chemical-Mechanical Polishing, CMP）的專用設備來執行。

為使得CMP機台達到最佳化運作效果，晶片表面必須具備一致的密度。然而，晶片設計通常僅會使用特定區域，留下許多空白地帶。

圖一 : CMP製程機制（圖片來源：SK Hynix）

舉例而言，「Metal1」層（第一層金屬層）可能只布建在特定區塊，其餘大片區域則無任何金屬圖形。為協助CMP設備穩定運作，設計人員會在這些空白區域額外加入金屬圖形，這些附加結構並不具備任何電氣功能，因此，被稱為「虛擬填充」（Dummy Fill）。

在成熟製程節點中，虛擬填充的置入方式相對直接，如此對電路效能的影響也十分有限，因此是名副其實的「虛擬」元件。

然而，隨著半導體產業朝向先進奈米、甚至次奈米節點推進，這些過去被動存在的結構，已開始顯著影響設計效能。這樣產業思維的轉變，意味著虛擬填充的置入必須採用更精密、且經過審慎工程設計的方法，這項技術演進正是「虛擬填充變聰明」的轉捩點，一面需要導入智慧化佈局策略，一面要兼顧製程需求與電氣性能表現。

智慧化佈局策略涵蓋多項精密技術，旨在因應先進製程節點製造所面臨的複雜挑戰。其中一項核心技術是在訊號線旁配置特定幾何圖形，以緩解「光學鄰近效應修正」（OPC）的衍生問題，這項技術被稱為「OPC填充」。先進填充結構的設計亦能將寄生電容效應降至最低，同時提升整體設計的熱耗散能力。

圖二 : 虛擬填充線和訊號線圖示

西門子顧問服務(Siemens Consulting)透過旗下專屬的「良率提升服務」（Yield Enhancement Services, YES）團隊，在提供上述先進解決方案上扮演關鍵角色。YES團隊運用Calibre SmartFill引擎為客戶提供專業諮詢。該團隊與半導體製造廠密切合作，依客戶獨特製程要求與設計痛點，量身開發並導入客製化演算法。

透過此一協作模式，西門子顧問服務協助客戶實現智慧化佈局策略，確保虛擬填充結構不僅滿足製造規範，更能夠同步最佳化電氣效能與散熱管理，最終協助布局尖端半導體技術的客戶實現可量化的良率提升，建立競爭優勢。

（本文作者Haitham Eissa¹、Amr Khafagy²為西門子EDA CLS良率提升服務團隊¹顧問解決方案架構師、²首席顧問解決方案架構師）