奈米製程設計（0.13微米或以下）中瑕疵的型態與分佈，導致測試型態的改變，是件不爭的事實。簡單而言，必須在以阻塞（stuck-at）錯誤模型與標準的記憶體內建式自我測試為主的量產測試之外，再增加額外的測試，否則整體的測試品質將無法達到可接受DPM之標準。

這篇文章將闡述那些用來提高測試品質的各種技術，例如利用可準確產生時脈週期之PLL來進行實速測試，以及全速式記憶體內建自我測試。除此以外，也經一併介紹測試壓縮的技術，其中還包括所支援之實速（at-speed）式瞬變（transition）錯誤測試，多重偵錯測試以及其他各種以掃描鏈測試為主的附加測試向量。值得注意的是，這些都不會增加測試時間或有任何設計上之限制，亦不需要改變測試機台之介面。

測試目標與可測試設計

測試策略和可測試設計之目標，在於有效率的執行測試來發現出瑕疵品，進而確保好的成品交付到客戶手中，所以考量測試策略時千萬不可忽略這項原則。換言之，終極目標便在於無瑕疵品的比例越高越好，以及通過量產測試之瑕疵品的比例越低越好。因此在獲取利潤的同時，如何有效的控制良率，測試品質，以及DPM （每百萬顆成品中的瑕疵品比例） 將是決定品質的重要目標。每一項都應該最佳化才好。

良率

良率是衡量量產過程的一種品質標準。假如所有的產品在製造時均無瑕疵，那麼將完全不需要測試。然而事實上，所有的量產過程都將會產生一定程度的瑕疵品，而且必須在客戶拿到成品前將這些瑕疵品加以剔除。

那麼可測試設計是否可影響良率呢? 顯而易見，是的。假如可測試設計會增加一定程度之邏輯電路，那麼良率便有可能因為測試邏輯而降低。顯然良率的降低會減少那些可帶來利潤的良品數量。因此通常在選擇可測試設計解決方案時，會審慎考慮額外的電路面積所帶來之影響。

此外可測試設計可被用來診斷出瑕疵品之原因，並進而加速錯誤分析的流程。所謂錯誤分析通常被用來改善量產流程，以及提高良率和控制成本，所以任何能幫助錯誤分析之可測試設計都直接與成本控制息息相關。

測試品質

這篇文章中所提到測試品質的定義，是指測試能夠偵測出量產所導致瑕疵的有效性。測試品質與傳統錯誤模型中測試或錯誤涵蓋率計算公式有一個重要的分野；測試品質有賴於存在於被測元件的瑕疵數量，測試或錯誤涵蓋率計算公式則是根據某一種特殊錯誤模型前提下，所偵測出錯誤的比例。假如所有瑕疵的故障行為皆可由阻塞錯誤模型解釋，那麼測試品質便直接與阻塞錯誤模型的測試或錯誤涵蓋率有關。然而許多元件都有各種不同型態之瑕疵，同時所展現出的行為也不必然是所熟悉之阻塞錯誤模型所能解釋。況且瑕疵有可能發生在元件的任何地方，甚至包含記憶體陣列或暫存器組合邏輯電路。

總而言之，整體測試品質應優先考量。針對各種不同邏輯電路型態中瑕疵的分佈情況，整體的測試品質應可被預測。這項數據也許不一定存在，但是可以藉由量產和及錯誤分析的經驗值估算出來。

以一個量產過程順利的元件為例，一半的線路屬於邏輯閘，另一半線路則屬於記憶體陣列。然而實際的瑕疵發生比例並非50：50。假設60％的瑕疵存在於記憶體陣列中，同時只有一半的記憶體陣列可被測試。那麼即使剩下邏輯閘的部分能夠被完全測試，整體測試品質的最佳結果也只能達到70％。歸根究底，根本原因還是在於有30％的記憶體陣列沒有測試。

量產測試主要還是著眼於整體測試品質的提升。如果有某種程度比例的瑕疵可化約成某種形式的錯誤模型，那麼針對這種特殊錯誤模型所得到的錯誤涵蓋率，即使只有50%，還是可以被接受。幸運的是，大部分在0.18微米或以上製程下的瑕疵，均可經由少數型態的錯誤模型所偵測出來。其中最有名的例子便是所謂的阻塞錯誤模型。藉由結合Iddq測試，對於邏輯閘而言，可以得到相當好的測試品質。至於記憶體陣列則可以利用一般廣泛使用的記憶體內建式自我測試組件，搭配其各種運算方法，例如March、Checkerboard，以及retention進行測試。事實上，許多公司早已有效地運用這些策略來提升測試品質。

每百萬顆成品的瑕疵率 （DPM）

DPM的定義為通過量產測試後，出廠成品中瑕疵品的數目（又稱之為測試脫逃品）。通常可和測試品質以及良率組成一個數學方程式。簡單而言，良率和測試品質會對DPM構成影響，任何一項若能有顯著的提升，DPM便能大幅降低。

如(圖一)，除非採取正確的策略，否則從傳統製程（0.18微米）到奈米製程將會導致DPM大幅提高。不但良率降低，同時那些阻塞錯誤模型測試所無法偵測出的時序瑕疵也會增加。以這個例子而言，如果在0.13微米製程下仍然採用0.18微米製程所運用的測試策略，由於良率降低與未偵測出的時序瑕疵，DPM將會成長20倍。

《圖一　製程提升與DPM的關係》

奈米製程的新紀元

無庸置疑，奈米製程能夠加速系統整合以及提升效能。然而卻並非完全沒有代價。例如有別於傳統型態的故障，便無法化約成標準的錯誤模型。尤其值得注意的是，在0.13微米或更先進製程下，如果不考慮時序效應的話，與時序相關的瑕疵品數量便會大幅增加。此時品質問題便會接踵而至。根據業界的經驗，針對先進製程中邏輯間上所發生之瑕疵數量而言，2％或更高比例的瑕疵會與時序息息相關。[1], [2]

其實從0.18微米製程進步到0.13微米製程有許多問題。其中最大的關鍵，便在於品質。先進製程的良率通常略低，同時傳統的阻塞錯誤模型將不再完全有效。業界曾經對此現象有過研究。如果從0.18微米製程轉變到0.13微米製程的情況下，DPM有可能從1倍提高為20倍。原因何在呢？原來是僅僅只有考慮阻塞錯誤模型與Iddq錯誤模型所產生測試向量的話，將無法偵測出那些與時序相關的瑕疵。結論是測試品質應當考慮結合不同型態的錯誤模型所歸納出來的瑕疵涵蓋率，所以在0.13微米製程下，若是不考慮時序相關瑕疵的話，瑕疵涵蓋率可能最高只達到98％。

其實類似的情況也會發生於記憶體。相同的道理，也應該針對記憶體中與時序相關的瑕疵來增加額外的測試。

到此所討論的前提是假設邏輯閘數目在不增長的情況下，依據不同的設計方式而言。然而事實卻並非如此完美。隨著設計整合度的提高，晶片中包含愈來越多的邏輯閘與功能性電路，隨處可見各種高速的記憶體陣列以及暫存器組合電路。也許能夠針對不同種類的瑕疵發展出相對應的運算方式來進行測試，但是數量卻可能成千上百。要實現這些所謂的記憶體內建式自我測試電路可不簡單，因為繞線的困難度與面積的增加會讓工程師頭痛不已，若是放棄卻又會導致整體測試品質的惡化。

整體測試品質的技術

前面的討論主要是著眼於為何要針對邏輯閘和記憶體陣列中與時序相關的瑕疵，進行更完整的測試。同時還要兼顧許許多多小型的記憶體陣列。因此從傳統的測試邁向奈米製程設計的環境時，如何偵測出時序瑕疵與測試小型記憶體應該是維持整體測試品質的要素。

利用PLL電路的實速掃描測試

支援實速的掃描測試其實早已行之有年。大部分的公司卻都感受不到在傳統阻塞錯誤模型測試之外，再增加這種類型測試的必要性。然而現況已經改觀。實速掃描測試的原理其實相當簡單。只要利用慢速測試機台的時脈將測試向量送至掃描鏈中，並且在所要求的時間範圍內產生二個功能性的時脈波形，即可從一個正反器發送出一個瞬變信號，並進而在另一個正反器捕獲到反應信號。所謂掃描電路便是利用自動測試向量產生（ATPG）的工具，來產生這些高測試涵蓋率的向量，以確保偵測出那些時序瑕疵。

實速掃描測試的功能性時脈通常來自於測試機台。由於受到機台本身以及設計電路頻率的影響，其準確度通常會大幅變化；許多待測元件會迫使測試機台在最快的速度與最高的準度下運作。然而即便測試機台能產生待測元件所需的頻率，也很難確保時脈信號的品質能與元件中PLL電路的時脈相提並論。如果無法確保實速掃描測試中時脈的準確性，那麼很有可能誤殺好的元件，卻同時讓瑕疵品過關。於是一種利用元件上PLL電路，加上些許控制邏輯電路的方法便應運而生。其目的很簡單，便是確保實速掃描測試中時脈的準確性。

目前有一種稱之為可命名式捕獲程序（named captured procedures）的新型測試技術。ATPG工具可以藉由這種新型程序來定義PLL與時脈控制邏輯的動作；例如外部控制信號與內部時脈的相對關係。如此一來，ATPG工具即可針對設計電路中那些時序瑕疵，而產生類似於傳統方式的實速掃描測試；其重點在於可以選擇需要啟動的內部時脈。當儲存測試向量時，內部的時脈信號則轉化為外部的控制信號以及觸發所需內部時脈信號的週期數。

有些設計會需要許多時序狀態或許多輸入信號來完成PLL的控制。在某些情況下，甚至會有高達300位元大小的控制暫存器被用來啟動PLL。事實上，透過增加測試向量的週期數或大量的輸入信號來控制PLL均不切實際，因此在前述所謂的可命名式程序中支援「條件（condition）」式的宣告語句，可以針對特殊的內部時脈順序下，有效地定義控制PLL所需的信號。因此工程師不再需要大費周章去設定PLL的控制解碼過程，ATPG工具可在傳送掃描單元上的測試向量時，自動計算出條件所需要的位元值。

利用PLL產生精確的時脈信號進行實速測試，已經有效地被許多公司用來降低DPM。參考(圖二)。在有些個案中，甚至在0.18微米製程下，亦也有所改善。此外用於實速掃描測試中最普遍的錯誤模型為broadside瞬變模型。簡言之，這種模型可以檢查出每個邏輯閘端點的累積延遲時間。通常會以慢速時脈將測試向量送至掃描鏈，然後再切換到功能模式，並且產生二個實速的時脈波形。第一個時脈負責利用時序元件產生轉態信號。第二個時脈則負責利用另外一個時序元件（或稱之為觀察點）捕獲轉態信號所造成之結果。當然，這一切動作得在所規定的頻率下完成。

《圖二　實速掃描測試可以利用內部的PLL來求取準確的時脈》

＜註:只要利用可命名式捕獲程序來描述外部控制信號與內部高頻時脈的關係，即可定義所需要的時序週期。至於測試向量的產生則可完全自動化。＞

全速記憶體內建式自我測試

記憶體也同樣會有時序瑕疵。一般標準的記憶體內建式自我測試的技術，雖然標榜驅動頻率來自於PLL，然而仍然需要數個週期來完成讀取與寫入的動作。原因如下，至少需要一個週期負責位址與資料的設定，而另一個週期則負責讀寫的發生。由於奈米製程技術所帶來時序瑕疵的問題，導致記憶體內建式自我測試也需要所謂的實速測試；有些公司甚至還發現標準的運算方式已不敷使用。因此客製化的運算方式以及全速式的連續週期讀寫技術便應運而生。利用這兩種嶄新的技術，某些公司可以在操作頻率為700MHz或更高的環境下獲得品質上的改善。

雖然記憶體內建式自我測試已被業界所接受並廣泛運用。然而不可諱言，會有一些額外的邏輯電路與繞線的問題。換言之，對於那些大型的記憶體陣列，記憶體內建式自我測試可以提供有效的測試向量來進行全面的測試。至於那些為數眾多的小型記憶體，內建式自我測試所帶來的額外邏輯電路與繞線問題便浮上檯面，其結果甚至會影響良率。

不影響設計的小型記憶體巨集測試

一種標榜可以在不需要增加額外控制電路，卻又可以針對小型記憶體或類似的組合電路提供特殊測試向量的方法，稱之為巨集測試；參考(圖三)。由於不需要外加邏輯電路，因而沒有繞線或效能上的負面影響。因此巨集測試可以說是測試小型記憶體或暫存器組合邏輯電路的理想解決方案。運用這種技術可以針對每個小型記憶體來定義所需的測試向量。接著便是想辦法配合不同模組產生對應的向量。ATPG工具會將這些向量轉化為個別的掃描載入向量與捕獲向量。一般常見於巨集測試所用的運算方式，可以為簡化版的March算式。

由於ATPG工具能夠自動地將巨集測試向量轉化成掃描向量，因此可以盡量將不同記憶體所搭配的巨集向量交付工具計算，最後產生可平行測試的向量。如此一來，上千個不同的小型記憶體即可同時測試。至於測試巨集向量所需的掃描向量數目，則取決於巨集中最長的向量。所以大部分巨集測試所適用的記憶體位址大小，均不會超過256。

《圖三　巨集測試能夠把小型記憶體所需要的測試向量轉化為掃描測試向量；因為這些向量均可被利用和驗證。》

在執行巨集測試的過程中，有一項非常重要的準則：當掃描鏈載入載出時，千萬要避免不適當的寫入動作，以免影響記憶體之內容。倘若記憶體的write_en信號可由輸入管腳控制，或者記憶體的時脈信號完全與掃描時脈信號無關的話，對ATPG工具而言，就不會有任何的問題，否則write_en信號應受到scan_en信號控制，以確保在掃描鏈載入載出時完全關閉。其具體作法是利用一個AND閘與scan_en的反向信號，即可在掃描時關閉write_en信號。事實上，在掃描過程中避免記憶體的寫入動作是一個好的設計經驗，因為可以減少不必要的功率消耗。

巨集測試不僅能夠把一連串測試向量轉化成掃描向量，同時也能產生所謂的實速測試向量。其原理在於把2到4組實速的時序向量集結成一組掃描向量。(圖四)正是說明這種方式如何運作。除此之外，巨集測試也支援可命名式捕獲程序以及利用PLL來產生實速時脈信號。

《圖四　巨集測試亦可適用於實速測試向量的產生》

＜註:這個圖例顯示一組3個實速週期的寫入，讀取以及讀取資料捕獲的動作。其方法在於載入一串掃描鏈的向量時，將電路的時序深度列入考慮。一旦第一個時脈觸發後，在深一層時序的掃描單元上的位元值將被捕獲，以便等待下個時脈來臨時執行所需要的動作，以此類推。＞

如何運用可測試設計來改善良率

前文之所述的種種測試技術主要著眼於提升整體測試品質，另外一個重要的課題則在於如何運用可測試設計加速故障分析流程，以改善DPM並且獲利。ATPG工具能夠讀取測試機台上故障的測試向量，並進而診斷出發生瑕疵的邏輯閘端點，這些被ATPG工具診斷出的瑕疵點還可以和實體資料庫互相連結。像是Calibre RVE與DESIGNrev工具便能夠利用ATPG工具的診斷結果，顯示出所有可能的邏輯閘或連線的實體位置；如(圖五)。對故障分析的工程人員而言，這項結果可以當做起點，用以決定量產中瑕疵的根本原因。加速這項流程，無形中便加速良率改善的時程，並且提高產能與獲利。

記憶體中的故障也同樣需要被診斷，以加速故障分析與改善良率。記憶體內建式自我測試不但要提供錯誤向量的位址與資料之外，並且還得支援修復的技術。大型的記憶體通常都會包含備用列或備用行。其目的是修復在記憶體中所發生的瑕疵。智慧型的記憶體內建式自我測試系統會報告是否可修復，以及所需修復的列或行。如此一來，記憶體的瑕疵便能得到修復，良率自然得到改善。

《圖五　實體設計工具能夠讀取ATPG工具診斷出來的瑕疵可能點，所產生的實體位置圖可以作為故障分析過程的起始參考》

更上一層樓

利用PLL進行的實速測試，全速式記憶體內建自我測試，巨集測試都是傳統的阻塞錯誤模型測試與標準型記憶體內建自我測試之外可以考慮的附加方案，其目標就是為了控制奈米製程下DPM的問題。整體的測試品質有賴於瑕疵的分佈情況以及採用何種測試方案來偵測出這些新型故障；當量產時採用這些基本的測試方法後，接下來便是進一步分析通過量產測試的脫逃品。此時所有的精力應該著重於提高現有的測試涵蓋率，或者是考慮新的測試方案以及錯誤模型。

目前已有數種新型的錯誤模型被證明在量產測試中可以有效地降低DPM，其中一個顯著的例子便是多重偵測錯誤模型。此外還有一些錯誤模型正在被研究用於量產測試的環境。有些結果已經出爐，並被發表於2004年的國際測試研討會（ITC）。

基於實體設計分析所發展的測試向量，在不久的將來也將會是重點。此外未來還會有越來越多的測試，用以提升整體測試品質。可以預期的是，向量增加的速度也會越來越快。舉例來說，實速式broadside測試向量的總數，通常是相對應阻塞錯誤模型向量的3~5倍。顯然若把多重偵測測試向量和其他各種測試向量考慮進來，將會讓問題更加複雜化。

考慮所有新型測試向量的因應之道

無庸置疑，為了維持DPM，會需要愈來愈多的向量來測試奈米製程的元件。因此還是得不計一切代價來確保測試品質的穩定與良率的影響。其實業界已為此困擾許久；一種獨創而名之為內建式決定性測試（EDT）的技術已被發展出來，可以克服傳統決定性測試的種種缺點[9]。EDT會在含有掃描鏈設計電路之外建構一個邏輯電路，能夠對測試時間與資料量進行高達100倍的壓縮。如此一來，所有各種針對奈米製程元件所需的測試向量均可輕易地考慮進來。參考(圖六)。

《圖六　內建式決定性測試（EDT）》

＜註: EDT會在包含掃描鏈設計電路的周圍置入解縮器與壓縮器邏輯電路，存入於測試基台中的壓縮向量，可以透過解壓縮器有效地載入掃描鏈。被捕獲的結果則透過壓縮器載出，以便於驗證。從測試機台的角度而言，EDT的測試向量與標準的掃描測試向量並無二致；更重要的是，無須對設計電路做任何更動或改變。＞

運用EDT技術的Testkompress ATPG工具已快速地被業界所接受，特別是針對那些奈米製程元件所需要的實速測試。對於許多公司而言，一但採用0.13微米製程時，broadside的實速測試將變的非常重要。如果不採用EDT技術的話，跟舊製程相比，有些公司得增加5倍的測試時間來維持DPM，因此測試機台的資源和成本支出便成等比例增加。

EDT主要是根據一項事實，也就是所有ATPG工具所產生的向量只有大約1～2％比例的位元值需要被清楚地定義。而且這些在掃描單元上被指定的位元值，大多數都無法再偵測到額外的瑕疵。因此那些在掃描單元上不需要被指定的位元值，便可以透過半隨機產生器決定。在傳統的ATPG測試，這些可由半隨機產生器所決定的位元值為掃描向量中的一部分。結果98～99％由掃描鏈連續載入的資料都是那些半隨機可決定的位元值，並且不會對所針對的錯誤點有決定性的影響。EDT技術能夠利用轉換方程式（解壓縮器），對掃描鏈提供所需的位元值。被壓縮的資料可以透過極少數的掃描輸入管腳，被轉化成所需指定的位元值，散佈於設計中許許多多的內部掃描鏈上。由於容許更多的內部掃描鏈，與傳統的方法相比，可以大幅縮短所需的載入載出週期。因此只要百分之一的週期數，便能夠為所有決定性錯誤產生所需的位元值，並且載入到內部掃描鏈上。

以下便是EDT測試向量生成的過程：

總之這項技術可以適用於目前所有可能的掃描測試類型，並且維持相同的測試品質。由於測試時間與資料可以壓縮到100倍，因此即便把奈米製程設計所需的各種測試向量加在一起，最後的測試時間仍然比傳統的阻塞錯誤模型測試向量為短。（有關於EDT更詳細的技術資料可以參考[9]、[10]、[11]的文獻。）

值得一提的是，EDT邏輯只需要0.1％或1％左右的額外電路，因此良率的損失幾乎不受任何影響。不僅如此，以往大部分的壓縮技術都需要特殊的模式或者是額外的測試向量來進行故障向量的診斷。但是EDT技術卻可以直接針對已壓縮過的向量與故障報告進行診斷。

結論

這篇文章主要在探討奈米製程設計時，考慮整體測試品質所可能採用的一些基本策略。這些都可被視為奈米製程測試的基石。

根據測試逃脫率的高低，許多公司會增補這些測試。甚至於會有許許多多新型的測試向量與錯誤模型應運而生。於是乎像EDT這種技術便能夠在不增加太多額外邏輯電路，並且利用現有測試資源與頻寬的情況下，容許工程師們盡情發揮所有奈米製程設計所需的測試。

（本文作者為Mentor Graphics Design For Test部門技術市場部經理；本文譯者為明導國際資深工程顧問戴定普）

＜參考文獻

[1] K. Kim et al.，"Delay Defect Characteristics and Testing Strategies"，"，IEEE Design & Test of Computers，Sept-Oct 2003，pp. 8-16.

[2] B. Benware et al.，"Effectiveness Comparisons of Outlier Screening Methods for Frequency Dependent Defects on Complex ASICs"，IEEE VLSI Test Symposium （VTS 03），2003.

[3] J. Saxena et al.，"Scan-Based Transition Fault Testing: Implementation and Low Cost Test Challenges，" Proc. Int'l Test Conf. （ITC 02），IEEE Press，2002，pp. 1120-1129.

[4] N. Tendolkar et al.，"Novel Techniques for Achieving High At-Speed Transition Fault Test Coverage for Motorola's Microprocessors Based on PowerPC Instruction Set Architecture，" Proc. 20th IEEE VLSI Test Symp. （VTS 02），IEEE CS Press，2002，pp. 3-8.

[5] X. Lin et al.，"High-Frequency，At-Speed Scan Testing"，IEEE Design & Test of Computers，Sept-Oct 2003，pp. 17-25.

[6] T. Powell et al.，"BIST for Deep Submicron ASIC Memories with High Performance Application"，Proc. Int'l Test Conf. （ITC03），IEEE Press，2003.

[7] J. Boyer and R. Press，"New Methods Test Small Memory Arrays"，Proc. Test & Measurement World，Reed Business Information，2003，pp. 21-26.

[8] R. Benware et al.，"Impact of Multiple-Detect Test Patterns on Product Quality"，Proc. Int'l Test Conf. （ITC 03），IEEE Press，2003.

[9] F. Poehl et al.，"Industrial Experience with Adoption of EDT for Low-Cost Test without Concessions"，Proc. Int'l Test Conf. （ITC 03），IEEE Press，2003.

[10] G. Mrugalski et al.，"Planar High Performance Ring Generators"，IEEE VLSI Test Symposium （VTS 04），2004.

[11] J. Rajski et al.，"Embedded Deterministic Test"，IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems，Vol. 23，No. 5，May 2004. ＞

延 伸 閱 讀	Mentor Graphics宣佈Tata Consultancy Services決定採用Mentor Graphics的可測試設計（DFT）工具，藉以支援各種複雜的製程技術和設計流程。相關介紹請見「Tata Consultancy Services選擇Mentor Graphics可測試設計工具」一文。 半導體測試與封裝服務供應商ST Assembly Test Services（STATS）最近擴充其具有可測試設計（DFT）性能的整合式解決方案。你可在「STATS推出DFT方案可降低測試成本並縮短研發周期」一文中得到進一步的介紹。 已有近30年市場資歷的半導測試設備廠商Credence在2004年3月宣佈與另一家設備業者NPTest合併，企圖以「1+1＞2」的加乘效應站穩競爭優勢。在「新Credence台灣團隊亮相　主打SoC測試設備」一文為你做了相關的評析。

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