1965年Intel創始人Moore提出「隨著晶片電路複雜度提升，晶片數目必將增加，每一晶片成本將每年減少一半」的規律之後，半導體微細化製程技術日新月異，結構體尺寸從微米推向深次微米，進而邁入奈米時代。半導體製程微細化趨勢也改變了產業的成本結構，10年前IC設計產業投入線路設計與光罩製程的費用，僅佔總體成本的13％，半導體生產製造成本約佔87％。自2003年進入深次微米製程後，IC線路設計及光罩成本便大幅提升到62％。

《圖一　A FAB of UMC》

＜註：資料來源：UMC＞

當晶片結構體尺寸小於100奈米時，光學微影技術便面臨技術關鍵：矽晶製程微影技術的線寬已小於曝光的波長長度，而微影技術所能製作的線寬，是與光源的波長成正比。在朝向45奈米製程的趨勢下，必須要能夠降低波長、增加數值孔徑（NA；Numerical Aperture）、提高微影解析度，才能製作微細化晶片尺寸。所以能否研發出能滿足微細化製程所需、且具市場競爭力的微影曝光技術，對IDM、Foundry、以及Fabless半導體產業來說，非常重要。因此目前在晶圓製程技術上，各廠要面對的課題是：如何有效降低製程微細化電路之間的靜態功耗，特別是漏電流；以及RC時間延遲的問題；並防止介質機械強度下滑；同時，增加晶體密度、降低電路耗用面積、提升運作時脈頻率，並且節省電能。

舉例來說，45奈米晶片在邏輯開關時的切換效率，比起65奈米還高出30％；再者45奈米晶片耗電量較低，在相同運作時脈下，靜態功耗的漏電流能比過去減少5倍；動態功耗（亦即電晶體進行切換時）也比以往減少30％。此外，45奈米電晶體密度是65奈米製程的2倍。

不過在奈米製程時代，每晶片量產成本（die cost）的增加，幾乎來自於昂貴的製造設備，製程也會更複雜。例如為了讓45奈米製程技術更容易，與曝光相關的製造技術也必須同時升級，像曝光裝置的影像景深DOF（Depth of Focus）存在技術極限，所以也需要提高晶片全域的化學性機械研磨（CMP）的均一性。還有抗阻劑的薄膜化雖有利於提高晶片整體的膜厚均等化，但由於耐蝕刻性較差，所以必須使用3層抗阻劑或硬罩（hard mask），因此微細化製程技術會更複雜。

65與45奈米製程同時並進

因此各半導體廠在進入65奈米以下製程世代時，可能就要花費多達300萬美元以上的IC設計成本來製造光罩和試產（try out），況且微影技術的應用週期不斷縮短，對於微細化製程的技術評估也要提早因應，因此各大廠對於微細化製程也已開始激烈的攻防戰。例如UMC就預先針對32與22奈米製程作技術評估，這些技術內容包含絕緣層覆矽（SOI）、應變矽（strained-Si）、高介電常數閘極絕緣層（high-K gate dielectric）、金屬閘極（metal gate）以及多閘極電晶體（multi-gate FET）等。TSMC也提出濕浸式微影技術，被視為未來具備繼續挑戰65及45奈米、甚至32及22奈米的實力。2006年9月IBM、Chartered、Infineon以及Samsung Electronics，聯合開發首款45奈米製程晶片，預計在2007年底前完成驗證。Intel和Micron合資的IM Flash，也已宣佈成功產出45奈米製程NAND Flash晶片。10月Applied Materials也在研發據點完成45奈米製程晶片試驗製程機台。

《圖二　The Roadmap of Chartered Semiconductor 》

＜註：資料來源：Chartered Semiconductor＞

Intel宣佈的45奈米製程量產時程則為2007年上半年，TSMC 45奈米製程浸潤式微影技術傾向在2007年Q3量產，UMC在65奈米製程技術已開始量產，45奈米製程也已添置新機種，主要新技術已開發完成，正進行整合驗證，預計在2007年Q3至Q4可進入量產。

提昇浸潤式微影曝光技術

在0.13微米及90奈米製程階段，要在晶圓（Wafer）上微影蝕刻（lithography）出電路（Circuit），就要製作相關的光罩（Mask）微影技術。在這個階段，半導體微影製程大多採用ArF雷射光源（曝光波長為193奈米）進行曝光顯影。一般而言，光罩解析度視不同技術世代及應用層（layer），定有不同的光罩等級（Mask grade），每種光罩等級有其相對應的品質規格，其規範品質重要項目包括缺陷數（defects）、關鍵尺寸（CD；Critical Dimension）、或是在整片光罩中的精準度（accuracy）及均勻度（uniformity）等等。

當進入奈米製程後，由於半導體晶片電路更為精細、電路集積度愈高，所使用的光源波長需求也更為縮短，原本157奈米微影技術因無法克服二氟化鈣透鏡結構雙折射的問題，多數廠商傾向用浸潤式微影技術（Immersion Lithography）延伸至193奈米曝光設備，達到大量節省研發及導入成本的目的，這也使得ITRS（International Technlogy Roadmap for Semiconductors）順應時勢決定採用浸潤式微影技術，並使其成為65奈米技術節點的主流微影技術。

濕浸式技術是以流體介質的穿透度與折射率的光學特性為基礎，相關微影技術便以水作為流體介質，應用在193奈米波長曝光機基礎上，於光源與晶圓之間加入水，可使波長縮短到132奈米，比起乾式微影技術（dry lithography），還可支援65、45、甚至到32奈米製程。不過其間形成的微氣泡可能損及晶圓成像，如何預先去除純水（UPW）中的氣體，是預防氣泡生成的關鍵之一，再者水與光阻交互作用，會對不同光阻劑造成程度傷害，因此也必須改良相關技術。

雖然浸潤式ArF曝光技術可以沿用現有的ArF曝光設備，但微細化製程趨勢更嚴謹地要求解析度與DOF，因此在45奈米之後，如何找到比純水還高折射率的液體材料來提高數值孔徑（NA），便是無可迴避的挑戰。

《圖三　光學微影解析度控制流程》 - BigPic:800x800

＜註：資料來源：台灣半導體產業協會（TSIA）＞

主要半導體大廠包括TSMC和UMC都已開始導入浸潤式微影技術，UMC預計在2007年下半投入45奈米製程，採用浸潤式微影技術。TI在2006年6月已初步研發出浸潤式微影製造45奈米製程晶片的技術，其記憶體細胞（memory cell）僅佔0.24平方微米，較1月Intel率先推出首批導入45奈米製程晶片記憶體細胞的0.346平方微米，還要縮小30％。另外，9月Dupont宣布已開發出配合32奈米製程所需之浸潤液的新式微影技術。

先前Nikon於2005年7月各自宣佈開發出NA值為1.30的濕浸式ArF曝光設備，已在2006年底使用。ASML在同月發佈NA為1.35的濕浸式設備，被認為是使用純水的濕浸式曝光設備中的實際最高值，預計在2007年中期問世。

研發無法見光的微影技術

未來會接續193奈米ArF微影技術，應該會是超紫外光（EUV；Extreme Ultraviolet）微影技術，使光波長進入不可見光的極紫外線層次。由於半導體微影製程往後需要採用高折射率材料來提高NA值，EUV微影技術的光波長原本就只有13.5奈米，光會在空氣中被吸收，所以只能在真空環境中才能透射，其所採用的光罩透鏡，是屬於反射式的元件，因此足以應付奈米微細製程所需。Intel預計在2009年，正式採用紫外線（EUV）微影這項技術來進行32奈米製程的量產作業。

不過目前EUV技術尚未成熟，未能接續193奈米微影技術，半導體大廠還是會一面沿用浸潤式微影技術。一面尋找更為適合的濕浸式流體介質，以改善光罩透鏡材料。像是其他新世代技術（NGL；Next General Lithography）包括奈米轉印微影技術（Imprint Lithography），也開始被業界期待可達到製程10奈米以下的結構境界，成本與市場潛力甚至可以取代EUV微影技術。

發展可降低RC延遲的介電材料

為何要解決RC延遲

因為到65及45奈米微細化製程階段，半導體晶片電路的金屬線寬愈來愈微小，導線層數越來越多。且由於電氣與機械特性的關係，信號傳輸會因短路而產生延遲。邏輯晶片電路的信號傳輸，也因製程細微化使繞線距離縮短，繞線容量增加而導致繞線延遲。這些都必須以銅導線與低介電材料，取代先前的鋁合金，來解決電容電阻時間延遲（RC Time Delay）問題，因此低介電材料的開發與應用也變得愈來愈緊迫。

《圖四　微影曝光調焦範圍》 - BigPic:700x591

＜註：資料來源：台灣半導體產業協會（TSIA）＞

在0.13微米之前的晶圓製程中，SiOF是廠商最多採用的介電質材料，其介電常數K（Keff）值介於3.7～2.8之間。自0.13微米已降微細製程世代開始，降低 RC-Delay的需求開始浮現，半導體廠多以採取降低後段製程的金屬連接線電阻與金屬線間電容的方法，基本上以銅作為材料的低介電常數（Cu/low-k）製程技術為主。在降低電阻方面，以銅來取代傳統鋁導線，爾後持續對銅導線製程中使用擴散絕緣層（diffusion barrier），並對其厚度做最適化 （optimization）處理，絕緣層之材料均採高阻值之鉭（Ta）/ 氮化鉭（TaN）等。

降低金屬線間的電容值，必須應用低介電常數（Low-k）材料，作為金屬導線間的絕緣層（Inter metal dielectrics），一般Low-k材料的K值，涵蓋3.1、2.9、2.7，一路演進至目前的2.5。Low-k材料是90奈米技術最重要的關鍵，90奈米製程所使用Low-k材料的K值約在3.0～2.9之間，60奈米以下的製程，才會採用2.5和2.4K值的材料，以有效降低金屬導線間的電容值。綜合來說，在微細化製程整合過程中，降低RC延遲技術提昇的方向，多以針對會影響電阻的金屬連接線厚度、與影響電容值的金屬導線間絕緣層厚度為主。

Low-k製程趨勢：防止機械強度下滑

下一代Low-k材料的特性，不僅只因應45奈米微細製程的需求，也要有效解決Low-本身因為電路DOF製程所產生的銅阻抗增加以及機械強度下滑的問題。製程從65奈米朝向45奈米時，低介電膜硬度會急速下降，因此經過薄膜化後的Low-k材質，能夠具備多小孔尺寸、且具高密度硬度的特性，就顯得相當重要。

目前應用Low-k材料的最大問題點，在於如何防止機械強度下滑。因為期望能夠降低Low-k材料的介電常數，與希望提高Low-k材料絕緣膜的機械強度，這兩者之間是相互矛盾的。未來問題的困難度不在於讓Low-k材料的K值達到2.0以下，而是如何讓超低K值材料的機械強度提高。除了低K值材料的特性直接影響半導體量產效率外，另外如何讓銅與低K值材料有效整合應用，不僅對65奈米和45奈米製程，從整個IC製程技術來看，也將充滿關鍵性的挑戰。

無止盡的追尋？

當半導體微細化製程從65奈米邁向45奈米、甚至晶片結構體尺寸將朝向32或是22奈米之際，我們將會面臨什麼未知的物理性質變化？為了追尋更微小體積、切割更多晶片的商業成本效益，我們的製程技術如何再進一步地去突破，會有什麼樣的材料正等待著我們去發掘？這場由半導體微細製程技術專業研發人員默默進行的追逐戰，正在微觀物理世界中翻騰著。會有止盡的終點嗎？如果答案是肯定的話，那會是在哪裡？終點的原因會是什麼？如果答案是否定的話，那又是什麼意義？無論答案如何，那終將都會撼動世界。或許這也是為什麼，半導體微細化製程令人著迷的所在吧！