帳號:
密碼:
最新動態
產業快訊
CTIMES / 文章 /
發揮Δ-Σ轉換器效能之要領
 

【作者: Russell Anderson】   2003年09月05日 星期五

瀏覽人次:【4296】

資料轉換器的解析度和速度一直在穩定改進,還記得約25年前曾參加Tektronix舉辦的一項會議,和其他人士討論資料轉換器未來將如何發展;在這項會議裡,與會者甚至完全不曾考慮從16位元解析度跳躍至24位元的可能性,然而Δ-Σ轉換器架構卻讓這樣的改進得以實現。


Δ-Σ轉換器有能力提供24位元轉換結果,雖然這聽起來令人振奮,但仍有多項操作參數必須正確選擇,才能得到最佳效能。隨著抽樣方式(decimation)、調變時脈和可程式增益放大器的調整改變,即使資料速率保持相同,最後效能還是會有差異,瞭解這些取捨將對資料轉換器的最佳化產生極大助益;其它必須考慮的部份還包括輸入源阻抗、濾波器響應、anti-aliasing以及長期漂移。


Δ-Σ轉換器介紹

Δ-Σ轉換器的優點是它把大部份轉換過程都移到數位領域,使得高效能類比和數位處理的結合更容易。類比零件使用一組比較器、積分器和1位元數位類比轉換器,這種轉換器只有兩個輸出,可在整個電壓範圍提供線性轉換能力──如此高階線性使得Δ-Σ轉換器能提供非常高的精準度,而且最後的絕對精準度主要由參考電壓的精準度來決定。


《圖一 Δ-Σ調變器架構圖與波形》
《圖一 Δ-Σ調變器架構圖與波形》

Δ-Σ調變器

(圖一)是簡單Δ-Σ調變器的各種波形,輸入訊號X1是最大輸入範圍的1/4,輸入訊號減去數位類比轉換器輸出訊號可得到一個脈衝列(pulse train),低電位佔一個週期,高電位佔三個週期。鎖存比較器(latched comparator)輸出則是位元串流,它會被送至數位濾波器,其中0和1的比例會直接相關於輸入訊號電壓和全幅(full scale)輸入範圍的比例。


在圖一中,每條垂直線都代表比較器輸出被調變時脈鎖存的位置,分析電路時最好從輸出端開始,把輸出訊號當成驅動訊號,稍後再將迴路閉合。從圖中可看出,輸入電壓是1/4 Vmax,數位類比轉換器則是由數位輸出控制,剛開始時它的輸出等於Vmax,因此將輸入電壓(Vmax/4)減掉數位類比轉換器輸出電壓(Vmax)可得到-3/4Vmax,這個負電壓會送至積分器,讓積分器產生陡峭的負斜率輸出。


下個時脈訊號開始時,X3是負電壓,X4則會變成0,鎖存器(latch)會把這個0值鎖存起來,導致數位類比轉換器的輸出降為零;這個零電壓回授到輸入端,使得X2電壓差變為1/4 Vmax。如圖所示,這個1/4 Vmax正電壓會讓積分器產生較小的正斜率輸出電壓,它會延續數個時脈週期,才跨過比較器的臨界值。跨過臨界電壓後,這個正斜率輸出仍會繼續升高,直到下個時脈週期為止,此時鎖存器會把1鎖存至輸出端,於是我們又回到剛開始的地方。


若觀察Δ-Σ調變器,即可發現其頻率響應特性如下:


《公式一》
《公式一》

從(公式一)可看出,低頻時的輸出等於輸入x,高頻時的輸出等於量化雜訊,可以得到(圖二)所示的雜訊頻譜。


Δ-Σ轉換器利用超取樣(oversampling)把量化雜訊分散給更多個頻率成份,透過這種方式以及Δ-Σ調變器,即可修整雜訊頻譜的形狀,使其絕大部份被排除在訊號量測頻帶以外。透過雜訊頻譜修整,低通數位濾波器即可移除絕大多數雜訊,進而得到高精準度的量測結果。


《圖二 高頻輸出的雜訊頻譜》
《圖二 高頻輸出的雜訊頻譜》

調變器的輸出會被送至數位濾波器,藉由選擇濾波器種類或抽樣率,工程師可以調整響應特性。最後的輸出資料速率則是由(公式二)決定:


公式:資料速率=調變時脈/抽樣率(decimation rate)


有效位元數(Effective Number Of Bits;ENOB)是類比數位轉換器的優劣評比方式(figure of merit)之一,是把雜訊表示成全幅訊號(full scale signal)和均方根雜訊的比值,並以有效位元數代表這個比值。可以利用輸出碼總數的標準差來計算24位元轉換器的有效位元數:


《公式二》
《公式二》

求解有效位元數可得到:


《公式三》
《公式三》

如果信號雜訊比是以分貝來表示,也可利用(公式四)計算有效位元數:


《公式四 ENOB=(SNRmeas dB–1.76dB)/6.02dB》
《公式四 ENOB=(SNRmeas dB–1.76dB)/6.02dB》

Δ-Σ轉換器常使用sinc濾波器,它可在輸出資料速率和其整數倍的位置產生很大衰減;換言之,若資料速率為60Hz,它會將量測值內的60Hz訊號完全除去,10Hz速率則會同時移除50和60Hz訊號。


輸入取樣速率和輸出資料速率的頻率比(ratio of the frequency)也可以調整,這個抽樣比值則會直接影響有效位元數;只要增加每個輸出結果的輸入取樣次數,有效位元數也會增加,使得類比數位轉換器的有效解析度因此提高。


某些Δ-Σ轉換器採用固定資料輸出速率,只能在很小範圍內調整,其它轉換器則提供較大彈性,不但能調整抽樣率,調變器的時脈速率也能部份調整;將此彈性結合MSC1210內建的8051微處理器,即可為這些參數的互動提供更大彈性。可在MSC1210協助下,調整和評估Δ-Σ轉換器的工作效能,並且比較其在各種調變時脈和抽樣率下的結果。(圖三)每一行都代表不同的調變時脈速率,圖中各點則代表2020、500、255、50、20和10的取樣率。從圖中可以看出,有效位元數基本上是由抽樣率決定,在特定效能水準下,調整調變時脈即可改變資料速率;此外,當調變時脈速率最大時,最高抽樣比的有效位元數會略為降低,這也符合預期。


《圖三 不同調變時脈速率的取樣率》
《圖三 不同調變時脈速率的取樣率》

因此可以提出這樣的問題:如果不同的調變時脈速率不會讓效能改變太多,為什麼不乾脆使用最大速率,以便得到更快速的資料轉換結果?理由之一是當提高時脈速率時,CMOS電路的功耗也會以同樣速率增加。


若功耗不是問題,可以採用更高的輸出速率,然後將多個取樣值平均,使得效能進一步提升。MSC1210讓這項工作變更容易,因為它內含32位元累加器,不需要處理器介入,就能計算256個取樣結果的平均值。


輸入阻抗和截波器(chopper)的穩定

一般來說,可將Δ-Σ轉換器的類比輸入看成一個開關和一個電容,開關頻率就相當於模擬一顆持續連接至內部電容的電阻,開關頻率的高低會直接影響這個電阻值,也就是轉換器的輸入阻抗。對於MSC1210,這個輸入阻抗可計算如(公式五)所示:


《公式五》
《公式五》

因此當取樣速率為15.625 kHz,PGA等於1時,輸入阻抗就等於5 M(。更高的取樣速率和PGA則會減少這個阻抗值,為了避免這個影響,許多Δ-Σ轉換器都提供晶片內建緩衝器。但就算使用緩衝器,轉換元件還是會對輸入訊號進行部份取樣,再利用取樣結果提供很高的直流精準度。


可程式增益放大器

許多Δ-Σ轉換器都內建可程式增益放大器(PGA),但它們的優點並不完全相同,也不一定符合預期;某些放大器雖然提供較大增益,但其實質效果只是將數位資料移位或是乘以2,對於實際應用並無任何真正助益,只要仔細分析元件資料表,就可以看出這個現象。如果PGA增加兩倍時,有效位元數也會減少兩倍,那麼實際淨增益就等於零,它只會使得雜訊涵蓋輸出範圍的更大部份。


有時使用較小的參考電壓也能提高增益,這是由於完整訊號範圍是由參考電壓決定,只要把參考電壓減半,就等於將輸入訊號的放大增益提高一倍;但另一方面,當參考電壓很低時,這種增益改進方式就會受到雜訊的限制。


趨穩時間(Settling Time)

趨穩時間是另一項可能影響多通道系統資料產出的重要因素。Δ-Σ轉換器為了提供高效能,通常會採用sinc3濾波器之類的FIR濾波器,其優點之一是訊號通過濾波器的延遲時間為定值,工程師還能輕易調整這種濾波器,利用更多的延遲取樣值來提供可變抽樣水準(levels of decimation)。增加額外的濾波級會使得輸出資料速率變慢,例如sinc3濾波器就需要三個資料轉換週期,才能穩定達到預期的精準度。


當通道切換後,趨穩時間會使得前面幾個取樣值出現趨穩誤差(settling error)。為了解決這個問題,MSC1210特別包含三種濾波器,並提供自動模式,可在通道切換後自動選擇最好的濾波器,這表示多工器切換後,前面兩次取樣將使用快速趨穩濾波器,然後使用sinc2濾波器,最後則使用sinc3濾波器來處理後面的所有取樣,因此所有結果都是完全趨穩後的轉換值。


多工資料系統若要解決趨穩時間所造成的問題,方法之一是使用更高資料速率,然後將輸出值平均;舉例來說,假設想使用60 Hz資料輸出速率,以享受60 Hz波陷濾波的優點,可使用240 Hz取樣速率,然後將四個取樣值平均,結果即相當於60 Hz資料速率。這種方法的優點是把濾波器趨穩時間從60 Hz時最多4次取樣(使用非同步通道開關,總時間66.6 mS)縮短為240 Hz的4次取樣(16.6 mS),它現在會在60Hz資料速率的一個輸出取樣週期內趨穩,卻仍能享受60Hz濾波器波陷的好處。MSC1210讓這個過程將變得極為簡單,它會設定32位元累加器來計算4次取樣的平均值,並將通道切換後的第一個結果丟棄(假設通道開關和60Hz輸出速率同步)。


Anti-Aliasing

資料擷取系統使用的濾波器響應可分為平坦式帶通(flat pass-band)以及sinc兩大類,平坦式帶通濾波器在小於截止頻率(cut-off frequency)部份的衰減值很小,然後是很大的截止頻帶(stop-band)衰減,直到Nyquist頻率為止,這使得anti-aliasing濾波器的設計變得更容易,因為Nyquist頻率通常比截止頻率高出64倍,簡單的R-C濾波器也許就能滿足要求。


另一種濾波器是sinc濾波器,但它在資料速率到Nyquist速率之間並無法提供同樣的衰減幅度。如(圖四)所示,取樣速率後面還有多個波瓣(lobes),若想提供100 dB的截止頻帶衰減,那麼在設計濾波器時,就必須讓它有能力移除sinc濾波器只能衰減40 dB的頻率成份。設計anti-aliasing濾波器時,必須記得高頻訊號振幅並不會達到最大值,若預期的alias訊號最大只有-20dB,sinc濾波器又如圖四所示,那麼anti-aliasing濾波器只需提供40 dB衰減,即可讓總衰減值達到100dB;這是因為sinc濾波器提供40dB衰減,又假設訊號最大只有-20dB,所以anti-aliasing濾波器只需再提供40dB衰減。但即便如此,若想讓導通頻帶(passband)涵蓋資料速率附近的頻率,它仍然會是個困難的設計要求。


《圖四 sinc濾波器取樣速率後的多個波瓣》
《圖四 sinc濾波器取樣速率後的多個波瓣》

漂移

對於非常低的頻率,存在著多個雜訊來源,其中之一是1/f雜訊,輸入截波可以有效的移除大部份這類雜訊,但還有數個其它因素會把低頻漂移引入高效能系統。把零件焊接至電路板時必須非常小心,避免造成機械應力;此外還有熱梯度(thermal gradient)、熱耦合接面(thermocouple junction)和封裝方向(package orientation)等因素都會對訊號品質造成影響,並以元件特性漂移的型式呈現出來。可以利用Allen Variance之類的技術來觀察這些效應,並且分析把它們從系統移除是否成功。(原文英文版曾刊登於美國analogZONE網站)(作者任職於德州儀器)


相關文章
汽車功率驅動系統的低階整合輔助設計
comments powered by Disqus
相關討論
  相關新聞
» 巴斯夫與Fraunhofer研究所共慶 合作研發半導體產業創新方案10年
» 工研院IEK眺望2025:半導體受AI終端驅動產值達6兆元
» ASM攜手清大設計半導體製程模擬實驗 亮相國科會「科普環島列車」
» SEMI提4大方針增台灣再生能源競爭力 加強半導體永續硬實力
» 國科會促產創共造算力 主權AI產業專區落地沙崙


刊登廣告 新聞信箱 讀者信箱 著作權聲明 隱私權聲明 本站介紹

Copyright ©1999-2024 遠播資訊股份有限公司版權所有 Powered by O3  v3.20.2048.18.117.166.52
地址:台北數位產業園區(digiBlock Taipei) 103台北市大同區承德路三段287-2號A棟204室
電話 (02)2585-5526 #0 轉接至總機 /  E-Mail: webmaster@ctimes.com.tw