Actel公司和HDL Works公司宣布针对Actel 的Libero整合设计环境 (IDE) 设计流程，完成HDL Works的EASE设计输入工具之优化。EASE图形HDL设计输入环境为FPGA和ASIC的VHDL、Verilog和混合语言设计提供了一条快速和准确的途径，来进行设计输入、修改和维护。此外，两家公司还宣布HDL Works已加入Actel EDA联盟计划，成为其中的一员。

Siemens公司自动化及驱动部设计经理Thomas Rode表示：「我们已成功地利用EASE在Actel器件中执行多项设计。我们获得的主要优点是大幅缩短编辑、除错和修改HDL代码所需的时间。设计工具的紧密整合可以节省设计时间，并简化设计流程不同阶段之间的互动，大幅提高生产力和将多个设计过程的考察工作优化。」

HDL Works总裁兼首席执行长 Willem Gruter说：「我们的客户分散在不同的市场领域，包括Actel FPGA非常流行的高可靠性市场。这种整合为我们双方的客户提供了合适的工具组，以应付复杂性不断增加的高阶FPGA设计。"」

EASE是设计输入工具，为用户提供了以图形或文本为基础的HDL输入选择。此举让设计人员享有完美的组合，在可选择所用的语言的同时，又可透过EASE的强大功能提高其生产力，在各个设计层次中进行档案、通信、编辑和传送更改，并探索不同的实施应用。EASE可在VHDL或Verilog中自动产生优化的HDL代码。此外，它还支持用于设计和配置管理的工业标准控制环境。