益华计算机(Cadence Design Systems, Inc.)今天宣布，位于台湾新竹的智原科技(Faraday Technology Corp.)，透过采用Cadence完整的工具流程，已成功完成该公司最大型的系统单芯片(SoC)项目开发。这是一颗逻辑闸数达3亿个的4G基地台芯片。藉由在其阶层式(hierarchical)设计流程中部署Cadence Encounter数字设计工具，智原科技的设计团队在短短的七个月内，就完成这颗复杂SoC从后段建置到投片的工作。

透过运用Encounter数字设计，实现(EDI)系统中的组件与技术，智原科技成功使这颗SoC每次执行原型设计的时间，从两周缩短至3到5天，包括GigaOpt多线程优化与先进分析、Encounter Conformal Equivalence Checker (EC)的阶层式EC比较方法论、RC萃取与时序分析的整合性签核工具。

此外，智原科技还采用了Cadence的其他工具与技术，包括Incisive Enterprise Simulator、验证IP、Encounter Power System、Allegro Package Designer，以及Allegro Sigrity?讯号和电源完整性解决方案。

智原科技研发副总洪正信表示：「这颗SoC是我们首次进行的最大规模设计项目，也是台湾目前最高复杂度的SoC。因此在开发过程中，我们必须汇集最佳的工具组合，以确保在效能、质量和上市时程方面，都能很有效率的达阵。Cadence丰富的数字设计实现与验证产品，再加上其高度的支持与配合，协助我们达成了所有的设计目标。」

Cadence公司EDA产品策略长徐季平博士表示：「对智原科技来说，为了管理这类大型SoC设计日益提升的复杂度，它需要采用紧密整合的解决方案，以协助设计人员快速地将创新设计落实为真正的产品。透过发挥Encounter数字设计实现系统与验证方案的功能，智原科技大幅提升了SoC开发的速度。」

更多有关这项设计项目的讯息，请点选这里(Link)。智原科技将在11月20~22日于日本横滨举行的2013年嵌入式技术大会(Embedded Technology 2013 Conference)上介绍此项目的详细内容。