Altera近日宣佈，推出首款支援RapidIO 2.1規範的矽智財（IP）核心。Altera的序列RapidIO IP核心可支援多達四條通道，每條通道速率為5.0 GBaud，進而滿足了無線和軍用市場日益增長的頻寬和可靠性需求。該IP核心專門針對擁有多個嵌入式收發器的Stratix IV FPGA而最佳化，並得到了Quartus II軟體版本9.1的支援。

RapidIO 2.1規範在許多應用中均可實現高達20 GBaud速率的高性能，其中包括新一代無線基地台、高性能軍事系統和DSP陣列（farm）。RapidIO 2.1規範支援採用Altera全套序列RapidIO解決方案，其包括一個向後相容RapidIO 1.3規範的終端IP核心、參考設計、應用手冊、測試平台，以及一些領先的數位訊號處理器和交換器廠商的互操作性報告。該序列RapidIO IP核心已獲得RapidIO商業協會的匯流排功能模型品質認可，同時還獲得了Altera 40-nm Stratix IV GX及Stratix IV GT FPGA和HardCopy IV GX ASIC的支援。