HBM進入良率工程戰　3D檢測躍升AI記憶體關鍵設備

AI晶片持續拉升HBM需求，記憶體競爭正在由容量、頻寬與傳輸速度，進一步深入「良率工程（Yield Engineering）」。隨著HBM從8層、12層往16層堆疊發展，TSV、Micro-bump與Bonding結構更加密集，任何單層DRAM Die或接合缺陷，都可能造成整顆高價HBM封裝報廢，使檢測設備的重要性快速提高。

韓國非破壞檢測設備商SEC目前正測試HBM用X-ray Inline Inspection設備Semi-scan H，鎖定堆疊完成後的內部缺陷。相關產業資訊指出，目前12層HBM已進入量產，16層產品則逐步進入客戶驗證，部分接合Pitch也由約25微米向22微米以下推進，進一步提高內部缺陷辨識難度。

圖一 : HBM堆疊層數提高，競爭從頻寬進入良率工程，先進檢測成量產新門檻。

傳統光學檢測難以穿透矽晶片觀察封裝內部，超音波檢測提高頻率以辨識微小缺陷時，又會面臨穿透深度下降問題，因此X-ray與3D CT開始成為重要補充工具。SEC在SEMICON Taiwan展示的Semi-Scan-SW，可針對HBM堆疊製程偵測約3至5微米缺陷，也可延伸至玻璃基板TGV與Chip-to-Interposer Bonding檢測。

台積電近期呼籲未來HBM與DRAM設計提高X-ray Inspection相容性。原因在於先進封裝結構愈來愈複雜，缺陷被埋藏在多層Die、Interposer及封裝內部後，傳統外觀檢查已難以確認問題位置。

HBM供應鏈正在從「DRAM製程＋TSV＋堆疊」擴展至Inspection與Metrology。未來競爭重點除了Known Good Die，也包括能否在Wafer Bonding、Stacking與Final Package各階段提前找出缺陷，避免高成本封裝完成後才報廢。

上述情況將為AOI、X-ray、3D量測、Bond Inspection、探針測試及先進封裝設備開啟新市場。而AI記憶體下一場戰爭，不只比誰堆得更高，而是誰能以更高良率把複雜的3D結構真正做進量產。