建置奈米等级的IC由导线（wire）开始，亦由导线结束。导线主导着奈米设计；若不了解导线，就无法了解设计的速度效能，也无法知道是不是能够将它制造出来。事实上，一个奈米设计的策略必须将注意力集中于如何快速地将导线产生出来、将之最佳化、并予以分析，若使用的设计方法不具备这样的考量，设计团队将无法在适切的时程内完成至为复杂的奈米IC。

导线（wiring）主导奈米设计

在奈米设计中，导线的延迟（wiring delay）占掉整体延迟中的绝大部分，延迟问题从“闸”转移到导线已有一段时间，而且是众所周知的。如(图一)所示，导线的延迟在0.18微米或更小的铝制程、以及0.13微米或更小的铜制程等节点超越了“闸”的延迟，到了90奈米，导线所贡献的延迟将占去整体延迟约75％。于是，设计团队便须将焦点从逻辑最佳化转移至导线的最佳化（wire optimization）。
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