为了维持每一个个别封装单位的薄度，因此利用电化学电镀或是锡球接合等无凸块连接的方法来直接连接线路与晶片输出入垫，并不会使用传统的打线接合、导线连接、锡铅凸块、基版或是真空溅镀薄膜等制程。晶片的输出入垫藉由线路的绕线与垂直于线路的Z轴连接点（如铜柱或是弹性接头）相接，个别的堆叠单位被垂直置放在一起，其铜柱或是接头则是经过对位与其他单位相连接。一次的回焊作业便能在同时间内将所有堆叠单位连接在一起，而完成3D堆叠封装。有弹性与可变特性的锡膏及绕线线路则将提供多样垂直连接的可能，而可以应用在不同厚度与尺寸的晶片与封装体上。无论晶片及封装体功能的类似与否，都可以经由选择不同的线路与连接用的柱体或是接头，来增加封装的密度与性能。
在电子系统的领域中，不断有增加元件功能、缩减尺寸与降低成本的需求，藉由半导体晶圆制造中更高度的整合与先进封装技术，已可满足大部分此类需求，晶圆制程现在也仍持续努力来缩减积体电路的尺寸以便增加电路密度及加强功能。这种方式在过去已经有相当良好的成绩，在未来仍将有持续的发展，然而在晶圆制程中良率的控制、光学曝光显影系统解析度限制的突破及不同材料及设备妥善的准备等，都会是影响未来进一步缩减晶片尺寸的显著障碍。电子产业因此将注意力慢慢移转至半导体封装，并在其技术上着手以寻求解决增加系统功能与性能、缩减尺寸与降低成本等严苛需求的方法。
高密度与多功能的半导体封装
单晶片封装
当晶片的速度增快时或是当最终产品与系统的尺寸构成障碍时，如何尽可能紧密地置放晶片以便有更好的讯号完整性及因应空间拥挤限制的重要性便与日俱增了。为解决这些问题，近年来便出现了晶圆级封装及晶片尺寸封装等技术的发展，虽然这些封装技术能提供相当程度的改良与进步，但要想再进一步缩减尺寸及改善性能，仍面临实务与制造上的许多限制而难以有效的达成。
多晶片模组
结合多晶片在一个共同平台或是在一个封装体内的混合封装，是单晶片封装的另一种选择。多晶片模组的目标是以合理的生产制造成本来达到更高的封装密度（即减少每一晶片的体积与规模）及更好的讯号完整性。然而这些封装通常是在X-Y方向二维结构上的数颗晶片连接在一个互相连通的平面基板上。
3D堆叠封装
为了能达到更高的封装密度、进一步缩减尺寸及缩短讯号传输的距离，垂直堆叠数颗晶片的三维（3D）封装因此因应而生。这些封装是利用Z方向来有效的增加封装密度，并经由整合而增加封装体的功能。
要能够在有限的空间中以高转换速度或频率运作，并能展现大量资料处理能力的电子系统如快取记忆元件，就是此一解决方案的主要推手。其他推手还包括SDRAM记忆体、快闪／SRAM记忆封装及高性能混合讯号的射频与无线封装等。
一般来说，3D堆叠封装可以分成两种不同方式：一种是先将单晶片进行封装，再将这些封装好的晶片垂直堆叠在一起并以锡球或是折角的导线作为垂直的连接。在堆叠TSOP（thin small outline packages）、BGA（ball grid array）及TCP（tape chip packages）时往往会利用此种3D封装方式。每个个别晶片封装体间的晶片是以打线接合、导线接合、胶带自动接合（tape automated bonding； TAB）、覆晶（flip-chip；FC）接合等方式连接。另一种方法是先将裸晶片堆叠在其他裸晶片之上，再利用打线接合、导线接合、锡铅凸块或是薄膜绕线来提供到介层支撑及连接堆叠晶片后续的垂直相互连接点。
这两种方法都各有其优劣点，但是当面临堆叠不同外观尺寸与厚度有变化的晶片时，它们都共同缺乏应用的弹性，也同样的必须面对晶片测试、输出入垫位置限制、垂直绕线能力不良及无法重制使用等技术方面的挑战。此外，这些3D堆叠封装通常是以复杂制程所生产制造的，其制程开发非常困难且其量产成本非常的高。
目前国内已经发展出应用在无凸块覆晶封装的创新无凸块接合技术，与其他多数新封装技术不同的是，此一技术是利用传统并已广泛应用的印刷电路板、导线架及半导体封装后段作业之制程、设备、材料、零组件与服务等所建构。本文将说明如何把此一原来应用在单晶片的技术延伸应用在创新的3D堆叠封装上。
3D堆叠封装接合技术制程步骤
用来制造3D堆叠封装的关键性接合技术及制程步骤摘要如下：
1.薄膜再分布
利用铜或是铜压合板作为起始载具材料，可将形成微细再分布线路的制程由溅镀-电镀-蚀刻等步骤简化为电镀-蚀刻步骤即可完成，利用电化学电镀等的增层制程或是减除制程，能够成功的完成线宽/线距小到50-μm的微细线路分布。 (图一)为在铜载板上设计规范为最小线宽/线距50-μm的微细镍/铜线路。
2.覆晶黏着
由于以铜材为基础的载板材料具有相当稳定的支撑力量，利用传统非导电性晶片黏着胶材，可以非常精确地以覆晶作业将晶片黏合在此一相同材质而且强固的基材上。当晶片被黏着在有镍／铜再绕线线路的铜板上后，可以藉由传统的封模制程或是印胶制程，以封模胶材将整个晶片和全部延伸至晶片外部的线路都予以密封保护。 (图二)即是显示线路与晶片输出入垫间可以有非常准确的对位。
3.选择性去除铜材
在覆晶黏着及封模之后，便是将载板另一面的铜材选择性的去除。藉由选择能去除铜层却不伤害镍层的蚀刻液（如阿摩尼亚系列者），因此可以将有镍层保护的微细线路留下，而将不要的铜材全部去除。与晶片相对应的绕线线路因此暴露出来，并与其各自相对的输出入垫整齐对位。对于有线路在晶片外的封装体而言，封模胶材或是树脂材料可以在蚀刻过程中提供足够的机械支撑与保护。在此一阶段，绕线线路已经移转到晶片表面，但是在二者之中仍因有一层薄薄的非导电性胶材间隔而并未相接。 (图三)显示在铜材去除后50-μm的铜线路与输出入垫准确对位之情形。
| 《图三 露出的微细镍／铜线路与输出入垫之对位情形》 |
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4.创新的第一层连接
电化学电镀是一种低成本却相当稳定的连接方法，因此可以利用电化学电镀制程而不是锡铅凸块来进行第一层连接。由于微细线路已经准确地置放在非常接近要连接的晶片输出入垫旁，因此利用传统接合的金属化制程可以使电镀相接合。首先在线路与相对应的输出入垫间开出通孔以便可以相连后者；这可以藉由雷射钻孔将隔开晶片与线路之间已烘烤过的胶材切除而完成。 (图四)即是以雷射钻孔所开的一系列通孔，以便进行线路与输出入垫之电镀接合。
既然在晶片输出入垫上的材料已经被除掉，那就该进行电镀了。由于每一个输出入垫上方的导电线路都是有电性连接的，因此可以进行电化学电镀制程，当浸入电镀液时，线路便会在通孔中慢慢增长而与晶片输出入垫相接触，一旦当增长的线路接触到晶片输出入垫后，这将引发后者的电化学反应而使得线路与输出入垫同时增长。电镀上去的材料最后将作为晶片输出入垫与线路间实际的导电材料，因此不必利用打线接合或是锡铅回焊作业。利用此一创新的方法，第一层连接的模式由机械性结合转移成为冶金性结合而能拥有足够的金属性结合力量。
此外，由于导电线路系机械性的对应到晶片表面并不是利用打线接合、胶带接合、覆晶接合、研磨、锡铅连接等，因此封装晶片的表面可靠性将增加而且整个封装体的高度可以降低。 (图五)显示一个完整的线路与晶片藉由电镀制程而相连接的情形。
创新的第二层连结
第二层连接用的阵列弹性接头可以事先特别设计成为在铜板上直接电镀形成的薄膜绕线线路的一部分，为了达成此目标，在设计电镀导线线路时就必须考量原先在铜板上是凹槽的凸出接头。利用蚀刻或是钻孔可以在铜板上形成一系列排列整齐的凹槽，再藉由在铜板上电镀导电线路，而使每一条导电线路都包含位于凹槽的接头及由此凹槽绕线至晶片的线路。
每条导电线路因此变成一条由晶片输出入垫至封装接头的单独连续金属线，在晶片覆晶黏着及封膜且以蚀刻移除载板铜材后，原先填在凹槽中那些已经加热烘烤过的黏着晶片胶材、封模胶材或是树脂材料等便成为填满树脂凸块的一部分。利用树脂有弹性的特性，将使得每一个凸出的接头有相当的承受力量且有弹性，因此当它连接接头时，即可提供与印刷电路板优良的接合力。 (图六)即为作为第二层接合用填满树脂的弹性接头。
记忆体的3D堆叠
下面将要连结的是以无凸块连接技术开发的3D记忆体封装制程:
个别堆叠单位制作
此制程必须先进行个别的堆叠单位制作，首先将裸晶片覆晶放置在事先预制完成的平坦绕线线路上，而沿着晶片周边并有一系列排列整齐作为Z轴堆叠用的柱状体。为了维持个别堆叠单位的超薄性，因此利用如电化学电镀或是锡球接合等的无凸块方式来直接连接线路与被覆晶晶片的输出入垫；绕到输出入垫的线路，一致性地垂直延伸并连接到一个或多个的柱状体，这些柱状体可以事前先镀上锡膏以便进行堆叠作业。(图七)为个别堆叠单位显示出晶片输出入垫与晶片周边柱状体连接的切面图。
垂直堆叠作业
用来进行3D堆叠封装的个别堆叠单位，是以垂直堆放的方式一个接一个地放置整齐，其柱状体并经过对位与其他晶片相接，经过回焊作业后，所有的堆叠单位同时接合在一起而完成记忆体的3D堆叠封装。相对的，也可以采行一次堆叠一个的方式进行，而使全部单位堆叠在一起。具有弹性与可变特性的焊锡和绕线线路提供了多样的垂直连接可能，而可以应用在不同厚度与尺寸的晶片与封装体上。(图八)为一颗晶片3D记忆体封装的横切面;(图九)为完整的超薄型记忆体3D封装。
此一封装的应用弹性相当大，可以应用在具有相同的尺寸与功能、且以同方向堆叠的多晶片封装上；也可以应用在不同功能、尺寸、方向及晶片输出入垫设计的多晶片封装上。此外，当利用厚度仅150μm或更薄的晶片时，此一封装也能满足现在对许多3D堆叠封装的超薄及混合功能需求。
混合式3D封装
下面将要简介以无凸块连接技术开发的混合式3D封装制程：
个别堆叠单位制作
此方法首先必须制作个别的堆叠单位，其制程与无凸块覆晶封装制程相类似。然而，在晶片上的弹性接头所填入的，并不是树脂而是锡膏并进行回焊。对于要与裸晶片互相整合的那些已经封装完成元件、被动元件或是其他组件的个别堆叠单位而言，这些元件是经过表面黏著作业放在事先已经预制完成有绕线线路与弹性接头的铜板上，并加以封模。
连通封装体接头
为了进行在Z方向的连接，利用雷射可以在封模胶材或在烘烤过的树脂上开出通孔，以便连接填满助焊剂的弹性接头。这些通孔再填入锡膏便形成连通封装体接头，以作为与其他个别堆叠单位或是印刷电路板第二层连接之用。
垂直堆叠作业
用来进行3D堆叠封装的个别堆叠单位，以垂直堆放的方式一个一个的整齐放置，其弹性接头及连通封装体接头并经过对位以与其他单位相接。所有的堆叠单位经过回焊作业后，同时接合在一起而完成混合式3D堆叠封装。相对地，也可以采行一次堆叠一个的方式进行而使全部单位堆叠在一起。
(图十)为有散热铜片以便温度控制的双晶片混合式3D封装。 (图十一)为整合裸晶片、已封装元件及被动元件的三晶片混合式3D封装 。 (图十二)为完整的三晶片混合式3D封装。
密度／功能的主要考量
密度
由于使用无凸块连接技术的3D堆叠封装并不会利用到打线接合、导线连接、锡铅凸块、基版或是真空溅镀薄膜等制程，因此最终封装密度可能将仅由几个主要的因素所决定。这些因素包括：(1)在制造堆叠单位时所用铜材载具材料的厚度（这将会影响柱状体及弹性接头的高度）；(2)被用来堆叠的晶片厚度及用来区隔导电线路与晶片的介电材料厚度。藉由精巧的设计与材料的筛选，在不同封装外观规范的最终3D记忆体或是混合式3D封装都有能力达成超薄的目标。
性能
利用覆晶技术将晶片黏着在平面的绕线线路上，将拥有自晶片输出入垫至垂直连接点及至其他输出入垫传输距离最短之优势，这将能够达成较佳的讯号整合与较少杂讯的运作。由热传表现的观点来看，柱状体与连通封装体接头不仅只是作为晶片间垂直电信连接之用，也可以作为有效的散热路径。
功能性
3D记忆体及混合式3D封装可以运用在不同晶片尺寸及厚度的个别堆叠单位上。也可以运用各种混合的元件及架构设计来满足特殊的密度或功能需求。这是因为在晶片周边的系列柱状体或是连通封装体接头及在晶片上的弹性接头，都可以作为在封装体内部晶片之间与连接到印刷电路板之间的不同相互连通的选择。
因此，在3D记忆体封装中的晶片可以是有完全相同的功能，如SDRAM或快闪记忆体晶片；也可以是有着不同功能，如快闪晶片加上SDRAM或微处理器加上记忆体晶片的组合。在混合式3D封装中的晶片则可以以各种不同方向进行堆叠（如正面-与-正面或正面-与-反面），也可以与已经封装好的元件、被动元件或其他组件相互整合。
这样能够在较少的限制中以不同方式结合元件的自由及选择性，能够提供产品设计工程师更广泛的弹性来选择晶片以满足其资料流程与应用的需求。 3D记忆体封装的运用包括手机记忆体、可携式快闪记忆卡及智慧卡等。而混合式3D封装的运用则有移动及无线系统如数位相机、无线区域网路卡、全球定位系统等。
制造
以制造的观点来说，3D记忆体与混合式3D封装是利用广泛运用在印刷电路载板或导线架中的制程及传统后段封装的作业，因此可以避免昂贵的新设备投资，并能迅速的以低成本达成量产
即使是在有相同表面积，但仅因前面晶圆制程导致厚度些微不同的多晶片垂直堆叠作业过程中，晶片周边的绕线线路的延展性及柱状体或接头间焊锡的接合，都能够提供适切的尺寸变化来因应晶片厚度的差异，这将增加可容许的差异范围而提高生产的良率。
由不同供应商来的晶片或是已封装元件也可以整合在一起，而不必担心是否能以整片晶圆的方式取得晶片。也可以（对元件中不同的各单位）在堆叠前进行标准的崩应测试。对3D记忆体而言，最终的封装尺寸将仅稍大于整合进入的最大元件；对混合式3D封装而言，最终的封装将能大幅减少不同元件在印刷电路板上的面积。
测试与重制
无凸块连接技术的3D记忆体及混合式3D封装也将相当容易进行测试与重制。在个别堆叠单位叠在一起并相互接合后，此封装体将可以进行测试以确认堆叠作业并未产生损害。如果发现组装体已经损害，而且是采用的是可以重制的导电接合（如锡铅结合），此封装体便能够借着加热进行分解再替换损害的单位；而此重制3D封装体并可重新进行测试。由于只是个别单位损害，而不是全部封装体弃置不用，因此可以降低成本。
由于可以在每一个个别封装单位堆叠前进行测试，所以可以避免裸晶的测试缺点及免除未测试晶片所带来的复合良率损失。
封装外观
3D记忆体及混合式3D封装可以设计成CSP、BGA或是其他规范的封装外观，以因应下一步作业所需。此一特性将提供设计工程师更高度的弹性及更大的封装选择范围，来达成在3D堆叠封装上更高的封装密度及更多功能等的特殊目标。
结论
本文所述无凸块连接技术的3D封装，是一种可以增加封装密度与功能而达到更高度整合的创新技术。此技术系利用有弹性、普遍应用、低成本且简单的制程来量产3D记忆体及混合式3D封装以达到增加性能与功能、缩减尺寸及降低整体系统成本的目标。
（本文系译自钰桥半导体林文强、姜正廉、杨子?所著之「3D Stacked Packages With Bumpless Interconnect Technology」，原文系于2003年7月发表于美国举行之28th International Electronics Manufacturing Technology Symposium，并获得先进封装组之「最佳论文奖」；译者潘伟光任职于钰桥半导体）
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