NOR与NAND闪存从于1986年问世至今，20年间已延展9个世代。内存种类和MLC技术的延展带给手机与数字相机市场高密度的程序代码与可移除数据储存媒体。本文将讨论闪存延展将如何继续催生新解决方案，包括行动通讯与个人计算机运算平台。新 DDR NOR闪存接口将使行动应用(如3G/UMTS手机)以更高效能(133MHz与更高)执行程序代码。非挥发性内存 (NVM) 磁盘高速缓存内存正开始成为个人计算机运算与其他应用重要与可行的子系统。将NAND Flash 加入个人计算机内存阶层可提生效能、减少耗电、并提供更丰富的使用经验。虽然内存技术延展仍存在挑战，闪存解决方案将持续进化，以更低耗电，以及更多元和高效率的解决方案，满足种类不断变化的应用需求。

简介

将NAND Flash 加入个人计算机内存阶层可提生效能、减少耗电、并提供更丰富的使用经验。虽然内存技术延展仍存在挑战，闪存解决方案将持续进化，以更低耗电，以及更多元和高效率的解决方案，满足种类不断变化的应用需求。

《图一 NOR与NAND密度和NOR电压延展》

NOR与NAND密度和NOR电压延展

为了维持和提升读写效能水平，并尽量将读写闪存单元所需的电力维持不变，这些延展因素带来设计挑战。

技术延展对NOR和NAND闪存的影响

在带动技术延展的因素，以及用户平台需求方面存在着微妙的平衡，NOR的需求如手机和内嵌式应用，NAND闪存的需求如记忆卡。NOR和NAND有各自的设计延展挑战。对NOR而言，挑战在于更快的读取和 programming 并减少耗电，NAND的挑战为更高的密度与更快的programming

在很多状况下，NOR 的应用或通讯处理器逻辑电压与 NAND 的内存控制器电压会影响或主宰供应电压roadmap。不论是减少耗电，还是搭配平台的电源供应，供应电压 (VCC) 的改变都代表对内部闪存 voltage pump 架构和线路设计的挑战，因为它们要维持输出电流，也要保持参考与读取偏压，以感测与修改记忆数组数据。

降低电压时，维持NOR voltage pumps Iout的CHE programming特别重要。要维持pump负载线的fCstage/n或1/Rtheory，「n」代表pump阶数，「C」代表pump电容，必须随任何恒定的pump频率「f」增加。

《公式一 》

Voltage pump面积随着阶数「n」的平方增加。为了减少voltage pump对晶粒大小的影响，曾使用更高容量的pump电容。为了缓和电压延展的挑战，pump架构曾从2相频率pump改为4相频率pump。

对 NAND 而言，因为单元 FN programming机制的不同，programming电流需求要小的多，但从较低起点（如1.8伏）产生programming和删除电压需要的阶数是另一种挑战。从较高的电压起点（如3伏）改成较低电压起点会大幅影响pump大小。

VPP programming电压延展也更为困难。闪存数组晶体管programming的时候，不论是从多任务的内部pumped高电压路径还是外部的高电压路径，VPP电压延展都要符合可靠度要求，即使晶体管闸级氧化层上一直有恒定的高电压压力。从下面的（图二）可以清楚看出，从初始的12 V产品到现在的9 V应用，要维持相同的可靠度标准，VPP电压延展会随HVT闸级氧化层的厚度而增加。.

采用更薄的闸级氧化层可改善转导 (transconductance)，但必须与闸级氧化层漏电取得平衡。为了达到更高的效能，可运用管理功率和闸级漏电设计的方式，进一步减少HPT闸级氧化层厚度。虽然HPT漏电的情形较为严重，却能催生更高效能的架构，例如NOR Flash采用Mobile DRAM DDR接口，本文稍后会加以讨论。

Periphery transistor延展

电压也随着技术延展。这样的延展对闪存使用的periphery transistor有正反双面的影响。（图二）高效能晶体管(HPTs)与高电压晶体管(HVTs)的晶体管闸级氧化层厚度演进趋势和VCC与外部电压VPP的关系。Periphery transistor的闸级氧化层厚度延展需巧妙平衡装置转导 (gm)与闸级漏电，以维持闪存一贯的低耗电。

《图二 NOR Periphery Transistor与供应电压延展》

部分先导产品将180奈米(nm)技术节点的供应电压从3.0伏降低到1.8伏，HPT闸级氧化层厚度也随之减少，补偿降低供应电压导致的gm下降。（表一）相同晶体管尺寸的计算值，减少闸级氧化层厚度可补偿转导值。

《公式二 》

NOR与NAND闪存未来演进与应用

闪存延展的确为手持式、内嵌式、和可移除数据储存卡市场带来很多好处。本节讨论为何闪存延展的部分层面正创造新演进机会，并分别催生新 NOR 与 NAND 闪存应用。

Mobile DDR接口的NOR闪存

手机消费者希望利用3G/UMTS与HSDPA等更快速的数据传输标准，享受音乐和视讯多媒体内容，因此手机业者需要能更快上市、成本效益更高、效能更强的内存解决方案。除非手机内存接口能有效支持必要的速度，否则努力也是枉然。.

为了满足这些平台目标，最佳解决方案就是根据标准非挥发性内存接口设计，提供高效能、管线式、同步存取，以及与DRAM兼容的内存接口。这种策略使用并针对通用内存接口和执行总线设计 (例Mobile DDR )，将可简化手机原始设备制造商(OEM)的记忆子系统，包括挥发性和非挥发性内存。Mobile DDR Flash/DRAM通讯协议与标准将提供差动频率、各字节巷道(byte lane)与来源同步的数据选通脉冲(data strobe)、与可设定组态的输出驱动强度，以匹配组抗，将有利于所有可使用这些系统特性的记忆装置。

因为通用记忆执行总线的缘故，芯片设计可以简化成单一内存控制器(图三)，并减少接脚数，并让DRAM与闪存以同样的最佳频率运作。这能改善应用响应时间。通用双倍数据传输速率(DDR)接口可在不同内存类型(NOR、NAND、DRAM)间建立管线，将内存总线使用率提升到最大，也就是改善总线效能。

《图三 通用执行总线记忆架构》

技术延展的优点包括支持采Mobile DDR接口的闪存。业界曾提出多种采类似 DRAM接口的闪存，内部架构为NOR或NAND数组，例如三星于1997年以及美光 (Micron)于2000年10月左右提出的「SynchFlash」。目前的65nm技术节点可提供多种技术优点，催生这种Flash产品。较小的闪存单元和铜互连技术可用来生产512 Mbit或1 Gbit的晶粒大小。改良过的HPT可提供高速译码、列/行选择、与感测所需的周边速度效能。高速DDR管线架构也是催生因素之一。

闪存的读取带宽不及一般DDR DRAM。但创意架构运用高速寻址、译码、和感测技术，因此可设计出高效能Mobile DDR Flash内存。管线式相较于非管线式总线协议 (图四) 是催生这种零件的关键。这种架构和现在的同步丛发 (burst) 模式零件不同。管线可完全利用所有存储元件间的总线，让所有其他驱动数据总线的存储元件都感测到初始数据。一旦侦测和锁定 (latch) 初始数据，接下来双倍数据传输速率就足以满足记忆子系统的需求。

《图四 非管线式与管线式频率和使用》

这种设计如果采用NOR Flash，就可以让芯片架构与设计师完全利用NOR的短行 (short row) 数组架构，有利于高速选择列和感测低耗电。「图五」描述采短行与SRDAM式寻址接口的NOR闪存数组如何寻址和选择。

《图五 三相Mobile DDR寻址法》

内存控制器以三相提供数组地址给内存 (图五)。在执行ACTIVE1指令时，列地址的一部份（透过地址接脚传送）被储存在列地址缓存器(register) latches内(RA1)。在执行 ACTIVE2指令时，剩下的列地址也透过地址接脚传送。这两部分加起来可选择内存数组中的某一列。ACTIVE2也导致内部储存线路将该记忆内容传送到4个缓冲缓存器(buffer)之1，后者由BA1与BA0选择。在执行READ与WRITE指令时，BA1和BA0会选择4个列缓冲缓存器之中的1个，行地址则透过地址接脚传送，选择丛发读取或丛发写入的起始字组。如果想要的列缓冲缓存器已经有想要的记忆内容，就不一定要ACTIVE2指令。.

Bank Address接脚(BA1与BA0)控制多任务器，选择内存4个列缓冲缓存器中的1个。但数组译码器不会使用BA，后者并不选择数组的一部份。任何逻辑地址可能传送任何一种BA值。

非挥发性内存磁盘高速缓存内存

微影技术的改良和线路的进步使CPU的效能在过去10年间提升30倍，然而硬盘机件的读写延迟进步幅度并没有这么大。数据带宽的差异限制了传送给CPU运算或处理的数据流量 （图六）。

《图六 正常化后的CPU和硬盘效能》

增加系统DRAM的代价包括增加平台成本与耗电，对实际平台功能与用户经验并没有什么帮助。在硬盘与CPU间新加入一层非挥发性内存/储存阶层可响应硬盘读写延迟问题。

《图七 新NAND闪存磁盘高速缓存架构》

这种新内存层由最佳密度的NAND闪存组成。由于NAND记忆层读写速度快，可将磁盘读与写高速缓存两者合而为一。NVM 高速缓存单元提供数据给CPU的速度快的多，而且在读写时可大幅延长磁盘驱动器待机时间。此外，因为启动文件与数据存在NAND快闪高速缓存内，而非磁盘上，可显著改善开机流程和速度。读写高速缓存和集中写入硬盘可显著节约电池用电 (表二)。

这种新非挥发性内存层需要英特尔设计的ASIC控制器，后者针对英特尔NAND高速缓存优化与认证(图八) 。

《图八 NVM磁盘高速缓存ASIC与NAND闪存模块》

业界以NAND闪存ASIC控制器配合大量的个人计算机平台使用模式研究，已开发出操作系统 (OS)内建驱动软件，达成全方位、先进、与可靠的磁盘高速缓存能力。本解决方案的架构非常类似在高效能PCI-E总线上运作的CPU处理器，可提供最高的硬盘读写快取能力。

结论

业界以NAND闪存ASIC控制器配合大量的个人计算机平台使用模式研究，已开发出操作系统 (OS)内建驱动软件，达成全方位、先进、与可靠的磁盘高速缓存能力。本解决方案的架构非常类似在高效能PCI-E总线上运作的CPU处理器，可提供最高的硬盘读写快取能力。

闪存芯片与架构设计师将与制程组件物理学家合作，利用新制程能力来提供新功能与应用，并透过创新芯片架构与线路技术，解决技术延展问题。

本篇文章，主要针对RF前端接收器中的一些重要区块，就低电压操作的情形下，进行讨论其适用架构及各电路特性遭受的影响。大抵而言，虽然目前已有形形色色的低电压电路架构已被提出，然都仍存在着诸多缺点，如何改善这些缺失同时符合低电压的需求，将是未来设计的一大挑战。作为RF IC的设计者，实有必要厘清各参数之间与电压的关系，以做出一较佳的低电压前端电路。

[1] T-S. Jung, ISCC Digest, p.398 (1997).