前言

时序抖动（timing jitter）为系统设计中普遍存在的问题。但是因为早期系统使用需求量不高，所以皆透过较低的讯号传输速度减少设计负担，也因此抖动相较于整个周期时间所占的比例非常微小。随着集成电路日新月异，人们普及使用计算机并增加通讯带宽需求，在各种通讯协议上都大幅增加其操作速度。在相同条件下时序抖动已在讯号间占有相当大的百分比。因此与频率相关的系统都会针对抖动做进一步的规范。

目前抖动量萃取的方式皆藉由仪器外部量测所得，但当系统操作速率增加后于量测上会遇到以下两个问题：测试成本（cost）与测试准确度（accuracy）。从测试成本观点来看，若要量测GHz以上讯号，示波器为得到准确量测数值其取样率必须非常高速，动辄数十GS/s。因此软硬件实现变得非常困难，测试机台成本也就大幅提升。此外，采用外部仪器测试芯片内部讯号，也会产生量测可靠度的问题。例如测试环境对于待测讯号的干扰、I/O接口带宽之限制、芯片内部输出缓冲器（output buffer）的噪声...等等，这些皆会造成量测数值准确度下降。

为解决相关测试问题，目前备受瞩目的方法就是加入可测试性设计（Design for Testability；DfT）。可测试性设计的观念是在设计流程中加入量测的考虑，或是藉由一些额外辅助运算方式来降低对自动测试设备性能的要求、及大幅降低生产测试所需之成本与时间。然而此测试方式虽可减少测试成本和时间，但最被市场所诟病的是其准确性。这是因为额外电路将会注入噪声于待测电路中，且也无法确保此电路设计是否完善；此外利用额外的运算方式必须先确保待测数值或是待测环境设定无误，否则就算大幅缩短测试时间也是徒劳无功。

本文将提出一可内建于芯片中量测频率抖动量之测试想法与架构。其采用单撷取（single-shot）量测方式搭配时间放大的技巧将讯号抖动量等倍率增加，来减轻时间数字转换电路（Time-to-Digital Converter；TDC）在制程上的限制、进而提升测试分辨率（resolution）。此外搭配使用脉波吞噬之电路技术，使得架构具有极佳线性度。相较与传统内建抖动量测电路（[1]~[5]），其具备宽带操作以及低抖动量测试之特性，并有较小的超额面积率（area overhead）。

Background

发展至今，内建频率抖动测试技术有几种较为普遍的测试架构，有些已应用于业界产品测试中，先针对这些传统架构做进一步介绍。

Delay Chain [1]

《图一 使用delay chain之抖动量测法》

此测试架构为Logic Vision于1999年提出，是利用可调整延迟线（Adjustable Delay Line；ADL）、正反器与计数器搭配统计原理来测试抖动量。正反器就好比是一个相位检测器，若调整延迟量使得B领前A，此时0出现的机率将占多数；反之当B落后于A，则1出现的机率将占多数。亦即藉由调整不同延迟量来得到不同机率分布，再搭配上累积分布函数的运算（Cumulative Distribution Function；CDF）将抖动量运算出来。

优点：

缺点：

Two Ring Oscillators [2]

《图二 使用two ring oscillators之抖动量测法》

此测试架构则为Credence于1999年所提出，是使用两组已知但不同操作频率的内建振荡器，利用待测频率讯号的第n个与第n+1个周期分别去触发振荡器使其开始振荡。当两者不同周期频率之相位吻合后，再利用相位吻合所需的周期数搭配振荡周期即可反推频率抖动量。

优点：

缺点：

Vernier Delay Line [3]

《图三 使用vernier delay line之抖动量测法》

使用vernier delay line之抖动量测法

优点：

缺点：

ADC Sampling [4]

《图四 使用ADC sampling之抖动量测法》

使用ADC sampling之抖动量测法

优点：

缺点：

Component-Invariant VDL [5]

《图五 使用component-invariant VDL之抖动量测法》

最后一种测试架构为G. W. Roberts于2001 ITC所提出。此种采用非变异量组件之光标延迟线和[03]的做法其实非常相似。其是利用一级的延迟单元然后让讯号回授振荡，如此一来将可确保量测分辨率皆为t。若于n个振荡周期后两个延迟量相位改变或是相同时，则可依[03]的作法计算出抖动量。

优点：

缺点：

●和[02]架构一样需较长的测试时间。由以上所提出的五种测试法可看出，以目前的测试技术而言，不外乎是利用signal amplitude sampling以及time domain analysis两种方法来实现。但以前者来说，随着制程进步操作电压降低，此作法将面临ADC设计的瓶颈，所以近年来已较少人采用此作法来实现抖动量测试。后者虽各架构实践方式有所不同，多数是利用时间数字转换（Time-to-Digital Converted）的观念来实现。然而这些架构都有共通的问题，就是操作速率不快以及分辨率不高。

Proposed Technique

《图六 传统时间-数字转换过程之示意图》

传统时间-数字转换过程之示意图

在介绍我们所提出之测试方法前，先来探讨传统测试的问题。图六为传统时间-数字转换的过程。当一频率（SUT）发生抖动时，其边缘会离开原本理想的位置，此时普遍的做法会将SUT延迟一个周期时间（SUTd）后去测量En和En+1边缘之抖动程度。而测试方法就是将SUT送入delay chain中当作被取样的数据，而SUTd则作为取样频率。当SUTd对经过不同延迟量之SUT做取样后即会产生出温度码（thermal code）的数字数据，此输出数据即代表不同频率抖动量。

举例来说，若目前delay chain为10级25-ps延迟量之延迟单元所组成，此时频率周期对周期抖动量为10-ps，经取样后会得到1000000000的数字码；而若当抖动量为30-ps，则会产生1100000000。因此抖动量越大，数字码中的1也就会越多。所以目前的技术皆是以此种想法来实现抖动量测试，而不同之处就是会利用许多电路技巧将延迟单元的延迟量缩小以提高测试分辨率，如光标延迟线、内插...等。但从上述说明即可得知，因为分辨率和延迟单元之延迟量成反比，所以若不将延迟量设计得非常小，相对地就会产生测试误差量。以前例来说，理想上当抖动量为0.1-ps和24.9-ps时所得到的数字码皆为1000000000，其最大误差量接近一个延迟时间。所以说若在高速低抖动的应用中，此测试误差量将无法说服测试用户。但假若利用电路上的技术缩短延迟时间减少误差量，其还是会因制程限制有极限值存在，且通常会耗费较大的硬件面积。

《图七 抖动量放大之概念图》

以图七为例，若延迟单元的延迟时间为d，则代表在无任何辅助电路下其最佳分辨率即为d。但以所提出的观点来看，若此时先将输入抖动量放大A倍送入delay chain中，效果就如同将延迟时间缩短来增加测试分辨率，也代表此时整个架构最佳分辨率便可等效成”d/A”。

举例来说，于0.13-um制程中最小闸延迟时间为25-ps，所以采用传统作法大约只能量测到的抖动量为25-ps；但是若在抖动量转换成数字码前先将其放大25倍，则最佳分辨率即提升至1-ps（25-ps/25）。除此之外，随着抖动放大倍率A大于d后，因延迟单元的延迟时间小于1-ps（d/A

<1），所以此时将可针对sub-pico-second等级之抖动量作测试。

因此本抖动测试概念就是藉由放大输入频率周期对周期之抖动量，进而补足时间-数字转换电路的不足，且更进一步提升测试分辨率，以让此测试系统操作于高速低抖动量的系统具有极佳准确度。图八即为运用所提出之抖动放大原理所实现的内建频率抖动量之测试架构。

《图八 所提出之内建频率抖动量测试架构》

其包含了脉波吞噬电路（Pulse Remover, PR）、抖动放大电路（Jitter Amplifier, JA）、相位选择电路（Phase Selector, PS）、时间-输位转换电路（Time-to-Digital Converter, TDC）与同步电路（synchronizer）。其中PR和JA之组合是用来将输入抖动量做线性放大；而TDC的功用则可把抖动量化成数字码；另外同步电路会将所有的输出数字码作同步以利后续软件或硬件之分析。但在此输出只看的出周期对周期间之抖动量，并无法判断目前边缘间的关系（即相位）。

因此于TDC前插入一PS[6]，其用于判断目前相位关系并决定A与B进入TDC前谁当作数据而谁当作取样频率。若A领前B，则D6为Hi、A’=A、’=B、属于正向抖动；反之若B领前A，则D6为Low、A’=B、B’=A、属于反向抖动。利用此位之结果将可更明确判断抖动之型态。接下来我们就针对各主要电路做进一部的介绍。（待续）

（本文转载自工研院系统芯片科技中心技术期刊第8期。本文作者李瑜和郑乃禛为工研院系统芯片科技中心设计自动化技术组电路设计部副工程师；陈继展为设计流程开发部经理）

＜参考文献：[1]S. Sunter et al, “BIST for Phase-Locked Loops in Digital Applications,” IEEE Int. Test Conf., pp. 532-540, Sept. 1999.

[2]http://www.credence.com.

[3]P. Dudek et al, “A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line,” IEEE J. Solid-State Circuits, vol. 35, pp. 240-247, Feb. 2000.

[4]H. Lin et al, “CMOS Built-in Test Architecture for High-Speed Jitter Measurement,” IEEE Int. Test Conf., pp. 67-76. Oct. 2003,

[5]A. H. Chan et al, “A Synthesizable, Fast and High-Resolution Timing Measurement Device Using a Component-Invariant Vernier Delay Line,” IEEE Int. Test Conf., pp. 858-867, Oct. 2001.

[6]Chin-Cheng Tsai et al, “An On-Chip Jitter Measurement Circuit for the PLL,” IEEE Asian Test Symposium Conf., pp. 1-4, 2003.＞