微间距技术的重要性

在电子产业中，产品朝向外观微小及性能多功能发展已是必然的趋势，因此，对「更轻」、「更小」、「更薄」、「更快」的封装需求也就更加仰赖。而在目前的封装技术中，覆晶（Flip Chip）相对于其他封装方式，具有降低电感、印刷面积，同时提高讯号密度等有利优势，可谓是因应目前电子产品最新趋势。

一般对所谓的覆晶定义系指：晶片面朝下放置（face down），透过精密对位，藉由凸块（bump）与作为载具之基板上线路表面的金属焊垫（pad）黏接。不过，覆晶技术在应用上往往会因为晶片与基板的热膨胀系数不同，造成凸块在晶片与基板的接触面上产生应力效应的问题。因此而有在覆晶封装中采用底层填胶（underfill）的做法来改善此一问题。

近来随着电脑、通讯及网路等应用产品的发展，也渐渐导引覆晶技术朝向更高连接密度迈进---单一晶片上凸块的数量甚至有高达数千颗之多。同时，基于成本考量，采用覆晶封装时于晶片四周植入凸块再进行绕线动作，其花费甚高，也不符经济效应，基于以上因素，势必要导入微间距技术（fine pitch）。

目前的覆晶结构中，有球体回焊凸块（spherical solder bump）及底层填胶制程，然而，在进行微间距制程时，尚有待克服的问题。为了达成微间距，势必要能有效缩小凸块的尺寸，不过这样做却易导致可靠度不佳及底层填胶不易等议题。同时，在凸块与凸块间的距离持续缩小的情况下，现有的焊接剂印刷技术已经面临瓶颈。

目前多数封装厂针对覆晶技术从事量产，已能做到全面间距（full array pitch）为200(m，及阵列间距（peripheral pitch）小于125(m的能力。综合上述，如何寻求完全解决方案并能够整合凸块、底层填胶、基板设计及于组装制程，又能达到微细间距化（fine pitch）、高密度化（high density）、无铅化（lead free）等目标，已成为克不容缓的课题。因此，本文介绍一种新的凸块结构-柱凸块（pillar bump），并从此角度切入，从结构及方法面探究微间距覆晶技术发展的可能性。

pillar bump柱凸块结构介绍

柱凸块（pillar bump）是一项崭新的连接结构，里头含括「非回焊基座」（non-reflowable base）及像柱子外形的「可回焊基底」（reflowable cap），如(图一)所示。柱凸块有较高的纵横比可以容纳。另外，由于其基座是不可回焊的，因此较能维持其高度的稳定性，封装后的可靠度也得以提升，且于注入底胶时也能很顺利进行，如(图二)所示。更重要的一点是，pillar bump 的材料组成相当具有弹性，例如，于铜上一层锡铅，或于铜上锡铅后再上含铅成份高的锡铅，也可于铜上无铅材料等。与锡膏印刷（solder paste printing）技术相比，由于柱凸块的制程系采微孔电镀制程，凸块间距（pitch）值较不易受限。另外，从功能上的角度来看，柱凸块是以铜为主架构，也能降低(射线，特别适合用于记体体产品。

《图一 柱凸块外观》

《图二 一般凸块与柱凸块比较图》

由于上述制程不需使用流动性底胶填充，且能先注入底胶再进行凸块接着，因此，已引起IC制造业、封装业者的注意。这样制程上的简化，也意味着设备投资的减少及厂房效率的提升。此外，由于整合了底胶及锡膏功能，将可以简化制程并可以同时进行回焊及填底胶作业，如(图三)所示。再者，在晶片放置前不需要先进行底胶流动作业，在回焊后也不必进行助焊剂（flux）清理，因此可以克服填胶制程在微细间距进行应用时之限制。这些情况显示藉由柱凸块及无底胶流动的组合，并辅以适当的基板和黏晶机，就是微间距覆晶制程而言的最终解决方案。 (图四)为现有覆晶连接结构的横切面图。

《图三 传统底胶与非回焊型底胶填充制程比较图》

《图四 柱凸块剖面图》

(表一)为可靠度测试之摘要。各批次皆符合JEDEC第三层测试标准，回焊时温度都能通过摄氏240℃的考验及1000轮的高低温测试。 （-55oC ~ 125oC）

结语

现有的凸块及组装技术，应用于微间距覆晶技术时，仍有许多障碍尚待克服。柱凸块制程结合无底胶流动制程，是一种可跨越目前凸块制程所面临的障碍，且能符合晶片面积增大及微间距化需求的可行性方案。此外，凸块制程的稳定性、无铅化、热膨胀系数相匹配且不需要底胶流动的材料，再配合强大的组装能力，高密度且微间距的基板设计与量产能力、及为此制程所开发的黏晶机等等，这些都是日后需要进一步持续改进的地方。（作者王铁先生任职于新加坡Advanpack，郭佩娟小姐目前任职于钰桥半导体）