微間距技術的重要性

在電子產業中，產品朝向外觀微小及性能多功能發展已是必然的趨勢，因此，對「更輕」、「更小」、「更薄」、「更快」的封裝需求也就更加仰賴。而在目前的封裝技術中，覆晶（Flip Chip）相對於其他封裝方式，具有降低電感、印刷面積，同時提高訊號密度等有利優勢，可謂是因應目前電子產品最新趨勢。

一般對所謂的覆晶定義係指：晶片面朝下放置（face down），透過精密對位，藉由凸塊（bump）與作為載具之基板上線路表面的金屬銲墊（pad）黏接。不過，覆晶技術在應用上往往會因為晶片與基板的熱膨脹係數不同，造成凸塊在晶片與基板的接觸面上產生應力效應的問題。因此而有在覆晶封裝中採用底層填膠（underfill）的做法來改善此一問題。

近來隨著電腦、通訊及網路等應用產品的發展，也漸漸導引覆晶技術朝向更高連接密度邁進---單一晶片上凸塊的數量甚至有高達數千顆之多。同時，基於成本考量，採用覆晶封裝時於晶片四周植入凸塊再進行繞線動作，其花費甚高，也不符經濟效應，基於以上因素，勢必要導入微間距技術（fine pitch）。

目前的覆晶結構中，有球體回銲凸塊（spherical solder bump）及底層填膠製程，然而，在進行微間距製程時，尚有待克服的問題。為了達成微間距，勢必要能有效縮小凸塊的尺寸，不過這樣做卻易導致可靠度不佳及底層填膠不易等議題。同時，在凸塊與凸塊間的距離持續縮小的情況下，現有的銲接劑印刷技術已經面臨瓶頸。

目前多數封裝廠針對覆晶技術從事量產，已能做到全面間距（full array pitch）為200(m，及陣列間距（peripheral pitch）小於125(m的能力。綜合上述，如何尋求完全解決方案並能夠整合凸塊、底層填膠、基板設計及於組裝製程，又能達到微細間距化（fine pitch）、高密度化（high density）、無鉛化（lead free）等目標，已成為克不容緩的課題。因此，本文介紹一種新的凸塊結構-柱凸塊（pillar bump），並從此角度切入，從結構及方法面探究微間距覆晶技術發展的可能性。

pillar bump柱凸塊結構介紹

柱凸塊（pillar bump）是一項嶄新的連接結構，裡頭含括「非回銲基座」（non-reflowable base）及像柱子外形的「可回銲基底」（reflowable cap），如(圖一)所示。柱凸塊有較高的縱橫比可以容納。另外，由於其基座是不可回銲的，因此較能維持其高度的穩定性，封裝後的可靠度也得以提升，且於注入底膠時也能很順利進行，如(圖二)所示。更重要的一點是，pillar bump 的材料組成相當具有彈性，例如，於銅上一層錫鉛，或於銅上錫鉛後再上含鉛成份高的錫鉛，也可於銅上無鉛材料等。與錫膏印刷（solder paste printing）技術相比，由於柱凸塊的製程係採微孔電鍍製程，凸塊間距（pitch）值較不易受限。另外，從功能上的角度來看，柱凸塊是以銅為主架構，也能降低(射線，特別適合用於記體體產品。

《圖一　柱凸塊外觀》

《圖二　一般凸塊與柱凸塊比較圖》

由於上述製程不需使用流動性底膠填充，且能先注入底膠再進行凸塊接著，因此，已引起IC製造業、封裝業者的注意。這樣製程上的簡化，也意味著設備投資的減少及廠房效率的提升。此外，由於整合了底膠及錫膏功能，將可以簡化製程並可以同時進行回銲及填底膠作業，如(圖三)所示。再者，在晶片放置前不需要先進行底膠流動作業，在回銲後也不必進行助銲劑（flux）清理，因此可以克服填膠製程在微細間距進行應用時之限制。這些情況顯示藉由柱凸塊及無底膠流動的組合，並輔以適當的基板和黏晶機，就是微間距覆晶製程而言的最終解決方案。(圖四)為現有覆晶連接結構的橫切面圖。

《圖三　傳統底膠與非迴焊型底膠填充製程比較圖》

《圖四　柱凸塊剖面圖》

(表一)為可靠度測試之摘要。各批次皆符合JEDEC第三層測試標準，回銲時溫度都能通過攝氏240℃的考驗及1000輪的高低溫測試。（-55oC ~ 125oC）

結語

現有的凸塊及組裝技術，應用於微間距覆晶技術時，仍有許多障礙尚待克服。柱凸塊製程結合無底膠流動製程，是一種可跨越目前凸塊製程所面臨的障礙，且能符合晶片面積增大及微間距化需求的可行性方案。此外，凸塊製程的穩定性、無鉛化、熱膨脹係數相匹配且不需要底膠流動的材料，再配合強大的組裝能力，高密度且微間距的基板設計與量產能力、及為此製程所開發的黏晶機等等，這些都是日後需要進一步持續改進的地方。（作者王鐵先生任職於新加坡Advanpack，郭佩娟小姐目前任職於鈺橋半導體）