隨著第二代（2G）行動電話技術逐漸演進到更高階的第三代（3G）技術，半導體製造商也面臨許多前所未有的挑戰。新一代的UMTS技術不但比現有的GSM/GPRS技術更為複雜，同時產品仍要繼續維持輕巧的體積、與目前相同水準的電池壽命及成本。此外，新手機還必須支援雙模（dual-mode）運作，能夠在2G和3G網路間平順的切換。

在技術發展之初，新一代的3G方案在晶片整合方面的確面臨了成本過高、耗電量過高、體積過大、處理效能不足等問題。有些半導體製造商將現有的2G架構與設計理念加以延伸，開發出2G/3G合併方案。還有些廠商決定先專攻2G/2.5G方案，等3G市場逐漸成熟之後再開發新產品切入。正因為如此，目前市面上整合2G/3G的雙模晶片方案為數甚少。

想要在已經接近飽和的市場開創一片新天地，新興品牌必須推出夠創新的方案才能成功。為了因應3G通訊的挑戰，開發一套輔助處理器（co-processor）解決方案，與現有及未來的2G/2.5G基頻處理器搭配使用，就不失為一項能夠突破重圍的創新方案。本文將為讀者介紹整合式多模解決方案如何解決設計彈性、耗電量及開發風險的問題，順利整合至手機產品中。首先，在開發工作開始之前，設計小組已經預先考量過多種設計方案，包括數位訊號處理器（DSP）及專屬硬體設計等等。接著，設計小組決定以可修改組態的硬體搭配高彈性化軟體作為最終方案，以發揮最高的軟硬體效益，因應產品的多種需求。

《圖一　雙模架構 》

設計目標

任何以電池供電的掌上型產品都必須具備低耗電的設計。如果還要打入高銷售量的消費性行動電話市場，成本上更是要精打細算，也就是說晶片的體積要小，整體的材料成本要儘量降低。此外，由於3G技術未來將持續演進（WCDMA 2Mbps、HSDPA等等），因此需要高延展性的架構作為強固的設計平台，以奠定未來晶片設計的基礎。另外，由於目前市場上已經有許多成熟的高產量2G/2.5G解決方案，因此如果能以單一元件搭配現有的許多產品，將可發揮2G/2.5G產品高產量、低成本的效益。

DSP設計與硬體式設計之比較

設計首要考量的重點就是傳統DSP設計及硬體式設計間的優劣比較。專屬式硬體設計比起採用DSP的同類型產品而言，不但耗電量較低且效能也較高，這已經是眾所週知的事實。在設計之初，WCDMA標準已經成熟，因此硬體式設計能夠提供一套可行且低耗電量的設計方式，在實際設計的狀況下，硬體式設計的耗電量也的確比採用多個DSP核心的同等產品低了25％。不過，另一種見解認為採用專屬硬體設計會犧牲設計的彈性，這一點在稍後文章中也會加以討論。

其次要考慮的重點是產品設計之延展性要能夠支援未來規格的不斷演進，尤其要能支援更高的資料傳輸速率。目前的設計不論是上傳或下載，都是固定支援最高384Kbps的速率，未來為了支援HSDPA技術，更將要求達到14.4Mbps的傳輸速率。隨著資料傳輸速率的提高，DSP建構法也會變得愈來愈複雜，因為系統的延展需要增加更多的平行處理器，必須處理許多時序的問題。硬體式架構本身具備平行性，當資料速率必須提高時，對整體的硬體結構影響不大。

至於設計彈性的問題，主要有兩個重點需要考慮。第一、將處理器區塊納入硬體電路邏輯中，要如何同時保留設計彈性？關於這個部分，只要在設計中採用硬體區塊處理一些常態性的運算，例如迴旋編碼（Convolutional coding）、Viterbi解碼及Turbo編碼/解碼等，並為這些區塊撰寫完善的軟體架構，負責快速的可編程控制功能及重新組態功能，以保持這些區塊的運作彈性。第二個要考量的重點是該元件必須能連接到多種2G/2.5G主機處理器（host processor），而且所欲連接的主機裝置不需要做硬體上的修改，這個彈性需求則可以透過SRAM記憶體匯流排作為兩種處理器之間的連接介面來完成。

根據以上架構描述，利用ARM7方案所做的硬體式設計可以保留許多DSP方案所具備的彈性。由於資料路徑的時序及建構方式是固定且確定的，因此可以輕易地擴充其控制軟體，而不會影響系統的整體即時設計。此外，軟體進行最佳化時的小修改，不會影響整體設計，因此不需要再耗時重新測試。這些系統設計上的特色，是確保系統能滿足3G系統效能需求的重要因子。一般而言，要設計能支援384Kbps連線的複雜DSP系統並不成問題，困難的是在網路需要複雜的參數組態時（尤其是UE端），如何繼續採用此種DSP系統。針對這樣的需求，硬體化的資料路徑可保障系統整體所能支援的資料流量，不會為了滿足網路需求而犧牲部份效能。

《圖二　軟硬體分工模式 》

為了使數位基頻輔助處理器及所需的類比功能達到最理想的實體尺寸，進一步比較平行DSP核心（搭配相關的區域記憶體）及專屬、可組態式硬體方案兩者的尺寸優劣。相較之下，單一的RISC ARM解決方案具備簡化的指令集及較小的程式碼，而平行DSP核心的建構方式，其合併指令集較大，程式碼及區域記憶體需求也較高。前者可提供較精簡、較具延展性的解決方案。因此採用硬體式設計可獲得較高的效能，而且晶片的實體尺寸不論是考慮延展性或耗電量，都比多核心DSP建構法更為理想。此外，在系統中也包含了訊號收發的DAC/ADC、GP DAC等類比功能，因此不需要再外接獨立的類比元件，有助於成本的降低及實體尺寸的縮小。同時，透過撰寫自訂式RTOS系統負責所有排程功能，能夠進一步提升方案的性能。不但成功將程式碼縮減為2K（相較於原先的16K），而且MIP也由55個降低為37個。

處理器架構的設計概念，是與主機處理器晶片共同分擔如協定堆疊引擎、AMR Vocoding等工作，但儘量減少兩元件間的通訊，將頻寬盡可能保留給真正的資料傳輸之用。前面曾經提過，此款設計將演算法置入硬體中，能快速控制這些硬體區塊，並設定其參數，其中有些部分在每個時槽（slot，相當於667us）就會設定一次。此種軟硬體混合的分工模式，不但可提供最高的硬體運算能力及較低的耗電量，還保留了系統運作的彈性，可因應UMTS規格所涵蓋的多種應用場合。

硬體資料管線的軟體控制，最好是由MCU負責，因為MCU的管線較短，而且中斷延遲（interrupt latency）較低，對於某些即時性功能的支援相當重要，例如電源的控制需要低於45μs的回應速度。此外，以MCU為主的控制系統，非常適合具有許多分枝的程式碼。相較之下，DSP系統比較適合高運算需求的單組程式碼。利用ARM7TDMI設計MCU可以兼具低時脈、低運算量的需求，例如TFCI解碼、電源控制等等。如此一來，不但能夠提供效能上的效益，還可保留充裕的彈性，在實地測試時可將這些功能進一步最佳化。此外，這種軟硬體混合分工模式，很適合利用序列埠進行偵錯，使硬體及軟體的暫存器都能完全顯示。

結語

在設計時，採用ARM次系統零快取組態，可降低耗電量、記憶體空間及晶片尺寸。不論程式或資料記憶體均無等待狀態（wait state）而可快速存取。另外，所有的硬體暫存器及需要GSM/GPRS主機裝置加以控制、存取的元素，都可在一個等待狀態後存取，此架構可提供大量的運算效能，其核心的實際速度為61.44Mhz，也就是將晶片速率3.84Mbps乘十六倍所得。在資料全速傳輸的狀態下（384Kbps上傳及下載），其負載量還略低於60％，因此不但游刃有餘，而且耗電量低。另外，ARM次系統和專屬硬體功能一樣內建一套時脈閘控系統（clock gating system），使電力的消耗達到最佳效率。

（作者為Zyray Wireless行銷暨業務發展副總裁 ）