在今日的晶片領域中，70%的晶片都有嵌入式記憶體IP，因此在驗證這些記憶體的可靠度和良率上，具備正確的功率網路簽核（sign-off）是相當重要的。半導體設計供應商新思科技（Synopsys）也針對此發表了使用於功率網路（Power Network）上簽核的新產品PrimeRail，以在新設計和矽晶片之需求上提供技術的創新。 新思科技（Synopsys）Power & Reliability產品資深市場行銷經理Shekhar Kapoor表示，由於製程與設計技術之進步，動態之電壓下降是設計上越來越需要面對的挑戰。在90nm和以下的製程中，線電阻會越來越大，因此造成大量的電壓下降，真正可送至電晶體上的電壓遠低於在電源供應端的電壓。此外，許多設計中的電流消耗也與日俱增，在時脈不斷提高的情況下，特別是過度電流密度會成指數型增加。因此將造成更高的電源供應波動以及動態電壓下降等問題。 現今典型之設計大多都採用130nm製程，而許多廠商也開始導入90nm或以下的製程。這些設計包括更多的閘道數、記憶體或客制化IP區塊，且在高頻率以及低電壓下工作，這些都嚴重衝擊到雜訊之臨界點。此外，動態電壓下降在90nm的設計中，還會造成一定程度的延遲。 在設計的複雜度日漸增加的同時，簽核也持續演進。網路功率之簽核在現今的完整簽核中包括了STA、SI和功率網路分析。SAT分析包括在180nm設計中以訊號RC做簽核。在130nm之製程中，耦合RC變得重要，其簽核也包括SI。而現在，在動態電壓下降間的複雜度不斷增加的同時，必須要開始考慮晶片外與晶片上之功率與地線之RLC寄生阻抗，才能獲得完整的簽核。 面對這些挑戰，現在做分析之解決方案已不適當。例如：閘道層次純靜態之工具比較適合雜訊臨界點較高的老舊製程（180nm以上），但不適合較為複雜的90nm設計；而第一代的閘道層次動態分析工具沒有考慮到電晶體層次之區塊，記憶體、類比和IP區塊會佔去整個晶片面積之70％，因此需要正確的作分析和模型；此外，電晶體層次之動態分析工具在全晶片效益和涵蓋上也有其限制。因此，需要全新的解決方案以正確地涵蓋全部晶片，且這解決方案也必須涵蓋設計中之零組件、閘道和電晶體等，並要能夠分析全晶片之動態效應與及對簽核造成之衝擊。 Shekhar Kapoor指出，PrimeRail可有效分析晶片上靜態與動態電壓下降（voltage-drop）和電子飄移（EM）等各種狀況。配合新思的矽晶Star-RCXT、HSPICER、NanoSimR以及PrimeTimeR簽核技術，可正確建立記憶體和類比電路之模型。而PrimeRail也可讓Galaxy設計平台更有效地處理時序（Timing）、訊號完整性和功率網路的簽核（sign-off）等問題。 新思在1996年就推出了用在靜態時序簽證上的PrimeTime產品，在2001年將該產品擴展為PrimeTime SI，有能力處理訊號的完整性效果。Shekhar Kapoor表示，PrimeRail除將協助客戶解決處理時序上電壓下降所帶來的問題外，Galaxy設計平台更可提供完整的設計簽核解決方案，以確保矽晶片的成功生產。