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矽光子發展關鍵:突破封裝與材料障礙
實現光電融合的3D封裝

【作者: 盧傑瑞】   2023年08月21日 星期一

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在光電子融合中,矽光子學發揮著核心作用。矽光子學是一種利用CMOS製程技術,支援半導體工業在矽基板上整合光接收元件、光調變器、光波導和電子電路等元件的技術。負責轉換光訊號和電訊號的光收發器,和積體電路晶片的混合,已逐漸轉變為近封裝光學元件和共封裝光學元件。最終的光電融合是3D共封裝光學,即三維整合。可以毫不誇張地說,基於矽光子的光電子融合,將會是未來計算機系統和資訊網路的關鍵技術。


提高晶片的處理速度,對於提高計算機性能至關重要,但由於簡單的小型化和高積集度有先天性的限制,因此平行處理器架構和3D電路結構的發展正被半導體產業所關注。這樣的技術發展帶動了晶片間所需訊息傳輸頻寬的增加,預計2025-2030年對頻寬的需要將超過10Tbit/s。然而,傳統電線的傳輸速度有10Tbit/s左右的限制,而且功耗也是一個嚴重的問題。


所以為了突破頻寬限制和功耗的障礙,高科技產業對光電融合的期望越來越高,這使得光訊號和電訊號密不可分。光電融合預計將擴展到連接服務器中CPU的佈線、連接CPU和電路的I/O,甚至CPU內部的佈線。圖一顯示了電氣佈線和光佈線的功耗與傳輸距離的關係。同時可以看發現,當傳輸頻寬增加時,即使距離很短,光佈線也變得更有優勢性。



圖一 : 顯示了電氣佈線和光佈線的功耗與傳輸距離的關係性。(source:電子情報通信學會-日本;作者整理)
圖一 : 顯示了電氣佈線和光佈線的功耗與傳輸距離的關係性。(source:電子情報通信學會-日本;作者整理)

雲服務和5G需求帶動矽光子成長

根據日本Research Nester的一份關於矽光子的市場報告中顯示,2022年矽光子市場規模約為20億美元。預計到2035年底,矽光子全球市場規模將達到550億美元,2023-2035年間的複合年增長率高達29.80%。


市場增長可歸因於對基於雲端的服務和5G技術的需求激增,以及光電子技術的進步。整體因素包括了,快速成長的工業4.0、越來越多的產業採用IoT設備、電信產業需求不斷成長、筆記型電腦和智慧手機等消費電子產品的使用增加,以及新一代的設備已轉向由人工智慧(AI)驅動發展(圖二)。



圖二 : 對於矽光子市場成長的貢獻因素。(source:Research Nester;作者整理)
圖二 : 對於矽光子市場成長的貢獻因素。(source:Research Nester;作者整理)

矽光子市場依照零組件領域可區分為,光波導、調變器、光感測器、雷射。其中雷射的部分,預計到2035年將成為最大的市場佔有矽光子零件,約為35%。而在應用產品方面則可區分為收發模組、電纜、光開關、感測器、光衰減器、其他(圖三)。



圖三 : 根據矽光子市場產品分類的比例統計。(source:Research Nester;作者整理)
圖三 : 根據矽光子市場產品分類的比例統計。(source:Research Nester;作者整理)

共同封裝光學的現狀和挑戰

就如上述,由於5G、物聯網、人工智慧和高效能運算應用的興起,數據中心流量以近30%的複合年成長率增長。此外,近四分之三的數據中心流量被保留或暫存在數據中心內,再加上傳統的可插拔光學元件的成長速度,比數據中心流量的增長速度慢得許多,因此應用需求與傳統可插拔光學元件的能力之間的差距不斷擴大,這種的趨勢將會導致


延緩5G、物聯網、人工智慧和高效能運算應用等的擴大性,所以需要更新的封裝技術來解決此一問題。


一種顛覆性的封裝技術,共同封裝光學元件(Co-packaged optics;CPO)就被提出來,透過先進的封裝技術,以及電子學和光子學的最佳化整合,來大幅縮短電氣鏈路長度,從而提高互連頻寬密度和能源效率。因此CPO被廣泛認為是未來數據中心互連的一個最有效的解決方案。


包括了Intel、Broadcom和IBM等,全球國際半導體技術領先業者,都已經投入大量資金對CPO技術展開深入研究。這是一個跨學科的研究領域,涉及了光子元件、積體電路設計、封裝、光子元件建模、電子-光子整合模擬、應用和技術(圖四)。



圖四 : 透過CPO技術將光子元件與ASIC整合到同一基板上。(source:Broadcom;作者整理)
圖四 : 透過CPO技術將光子元件與ASIC整合到同一基板上。(source:Broadcom;作者整理)

光子封裝的縮放

在過去數十年裡,摩爾定律不斷的導引著CMOS製造技術發展,因此大多數人也認為矽光子學應該遵循這種規模化趨勢,並致力於透過低成本製造光子積體電路(PIC)來快速達到規模經濟。


然而,與電子元件不同,光子元件的縮放本質上是困難的。光子元件的尺寸主要由材料的折射率對比度決定,因此矽光子元件的整體尺寸仍保持在微米級別,很難縮減到奈米級別。因此,當我們談論矽光子的縮放時,實際上是探討先進的製造技術如何實現光子封裝的縮放。


封裝概念與製程達到深度融合

要實現極高密度的光輸入/輸出,就必須採用高效的光纖耦合結構。耦合結構有光柵耦合器和邊緣耦合器兩種。光柵耦合器通常利用簡單的兩步驟蝕刻製程生產,來實現垂直光耦合。而光柵耦合器具有相對較寬的對準容差、較小的光學頻寬和較高的偏振靈敏度。


因此,與邊緣耦合器不同,光柵耦合器通常是用於晶圓級測試,而不是商業性產品。邊緣耦合器可實現較小的耦合損耗和較大的光學頻寬,這對於實際應用來說是理想的。然而,邊緣耦合器在製造過程中需要底切(Undercut)和深蝕刻技術,而這就會影響著元件穩定性和可靠性的問題。


On-chip光源的整合是矽光子學的主要挑戰之一。只依賴矽基材料很難形成高性能雷射器。因此便開發出在矽光子晶片上進行III-V化合物材料的異質材料整合,或異質結構整合的技術,但這對矽光子製造技術來說,還是需要進行重大調整。


未來,從2.5D CPO到3D CPO,CPO製程將不僅僅是一種封裝技術,而是一種製造與封裝的結合,需要設計與製程的共同最佳化,來讓封裝概念與製程達到深度融合。


設法降低光纖封裝難度

在目前大多數CPO解決方案中,光輸入和光輸出的路徑中都使用了邊緣耦合器。邊緣耦合器經過精心設計,可同時滿足高對準容差和低插入損耗的要求。通過V型槽(V-groove)結構進行被動式的對準,典型的光纖到晶片損耗可控制在-1.5 dB。使用熱移相器(Thermal Phase Shifters)等結構更有助於進一步提高對準容差。由於矽光子收發器是高速開關組裝CPO系統的重要構件,其中多個收發器模組緊鄰開關ASIC。如圖所示,中心交換機ASIC周圍有成百上千根光纖,其中既有保持偏極(Polarization-Maintaining;PM)光纖,也有非保持偏極光纖。所以必須透過採用高階調變技術和On-chip光源的整合來減少光纖數量,降低光纖封裝難度。



圖五 : 用於光輸入的保持偏極光纖和用於光輸出的非保持偏極光纖的混合封裝。(source:《Co-packaged optics (CPO): status, challenges, and solutions》)
圖五 : 用於光輸入的保持偏極光纖和用於光輸出的非保持偏極光纖的混合封裝。(source:《Co-packaged optics (CPO): status, challenges, and solutions》)

利用異質結構整合和異質整合

On-chip光源的整合方法包括異質結構整合(例如雷射二極體的Flip-Chip Bonding)和異質整合(例如,Wafer-Level Material Bonding)。


在Flip-Chip Bonding方法中,將一般雷射二極體透過共晶焊接的方式貼合在矽光子晶片上。雷射晶片和矽光子晶片之間採用Mechanical stops和fiducial marks進行高精度非主動式對準。因為利用了成熟的雷射二極體產品,來簡化了開發過程,進而實現了快速商業化。而在Wafer-Level Material Bonding方法中,雷射器是在矽光子晶片製造過程中所形成的,所以III-V材料和矽波導之間的模式轉變器需要對生產線前端的製程進行修改。雷射電極的製造會導致生產線後端的製程改變。


總之,矽光子生產線需要大規模重建,來實現異質整合。然而這兩種方法都需要考慮散熱和應變所引起的性能下降問題,以便將來能順利應用於CPO(圖六)。



圖六 : (a) On-chip光源的異質結構整合;(b)異質材料整合。(source:《Co-packaged optics (CPO): status, challenges, and solutions》)
圖六 : (a) On-chip光源的異質結構整合;(b)異質材料整合。(source:《Co-packaged optics (CPO): status, challenges, and solutions》)

在3D-CPO的結構下,矽光子晶片可作為中介層,實現更短的電路連接和更低的功耗。最近,imec展示了一種嵌入矽通孔(TSV)結構的混合組裝光學模組,其射頻的頻寬超過 了110 GHz,為下一代需要在100G baud速率運作的矽光子模組克服了障礙(圖七)。在矽光子晶片上製造TSV需要額外的製程技術,包括高寬比的Bosch深反應性蝕刻,和晶圓薄化製程,這些都可能會帶來產量和可靠性方面的問題。



圖七 : imec發表一款TSV結構的混合組裝光學模組:(a)使用具有TSV結構的矽光子插層的混合組裝光模組。(b)矽光子插層上的 TSV製程。(source:imec;作者整理)
圖七 : imec發表一款TSV結構的混合組裝光學模組:(a)使用具有TSV結構的矽光子插層的混合組裝光模組。(b)矽光子插層上的 TSV製程。(source:imec;作者整理)

隨著高整合化趨勢的發展,標準矽光子製造技術必須與封裝的發展相適應。為了滿足CPO的要求,需要開發先進的矽光子製造技術和元件結構。這對於CPO應用設計人員來說,與晶圓代工廠密切合作以實現設計-製程的共同最佳化將更為有效。


矽材料對於矽光子學發展的限制

傳統上,矽光子學(SiPh)被理解為基於主導常規電子電路的材料的積集光子學:矽和氧化矽(二氧化矽)。在科學文獻中,這種類型的集成光子學通常稱為絕緣體上矽(SOI),該術語也用於特種半導體技術。


從嚴格意義上講,SOI材料可能是3D光子系列中最受限制的技術,該系列還包括基於氮化矽(SiN)和磷化銦(InP)的技術。由於其間接帶隙,矽無法產生增益或雷射,也就是說該材料不能用於構建主動組件,例如光源和放大器。SiN也是如此,但這種材料比SOI具有更低的光損耗和更廣泛的光譜覆蓋範圍。


InP是唯一一種無需外部幫助即可執行所有功能的半導體,但也具有SOI在損耗和光譜覆蓋範圍方面的缺點。Si和SiN平台通常都依賴於與InP的某種形式的整合(如果僅作為光源的話)。做到這一點的最佳方法是針對特定應用。


當然,SOI的特性足以滿足許多有趣的應用。光可以有效地導入和導出晶片,並且可以使用重要的被動組件,例如千兆赫調變器和光感測器。除此之外,還能夠利用數十年的矽製程經驗(300mm晶圓、高產量、與CMOS共同整合、各種先進的3D製程技術),因此矽光子學在未來還是有很大的發展空間。


然而,SiPh越來越多地被解釋為可以在CMOS晶圓廠中製造的任何類型的光子元件。在這種情況下,SiPh和SiN可以變成一個實體,因為後者也可與CMOS相容。但有一個限制,製造光損耗極低的高階SiN波導需要很高的熱預算,所以這可能與無法與其他功能的形成相容性整合。


而因為CMOS製造環境受到嚴格控制,某些材料是被禁止的,包括InP和其他III-V族半導體。另一方面,CMOS的定律並不是一成不變的。在過去的幾十年裡,晶圓廠導入了幾種新材料來維持摩爾定律的運行。所以如果有強有力的商業策略,這一切皆是有可能的。然而,目前還沒有任何光子學應用能夠產生足以保證主流晶圓廠進行此類調整的數量。


未來SiPh需要引進更多的新材料,來不斷改進性能和成本。例如,隨著數據中心收發器的訊號速率超過200 Gb/s下,實現足夠的調變器頻寬和可接受的光損耗,就變得具有挑戰性。這些障礙只能透過在混合物中引入新材料來解決。


此外,急需了解透過在前端處理環境之外,有哪些無法使用的材料,或包含這些材料的組件,可以在滿足CMOS規則的同時引入新材料。但目前,還不清楚什麼是最合適的整合,以及何時可以大規模展開。除了數據和電信之外,應用研究仍處於起步階段。不過隨著SiPh所彰顯出的吸引力、商業策略的鞏固和市場拉力的增加,或許材料極限將被證明並不像以前想像的那麼困難。


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