可程式SoC的应用带来很大的进步，事实上目前的技术已使得设计商在桌面上就可直接完成SoC设计。而多种可程式系统级产品在应用上，也必须依其特性进行考量。

尽管晶片设计商商仍然与ASIC供应商保持着联系，但可程式SoC的出现给所有设计商带来了全新的系统级整合技术。这一新技术将给未来各种各样的产品提供高度整合的高性能开发手段。要决定最合适的可程式SoC方案，需要全面考虑每个设计的成本、功耗和性能限制因素，同时采用设计商最熟悉的设计方法也是很重要的一个考虑因素。

借SoC开发平台加速设计流程

系统级晶片设计流程一直面临着超长延迟的难题，因为SoC设计商需要对系统设计中的知识产权(IP)核心进行识别、获取、整合和验证。识别和获取IP是在设计工作开始之前，必须审慎评估的。取得IP之后，利用SoC开发平台所提供的强大功能可极大地加快设计速度，并简化系统级验证工作。藉由支援特定应用所需的一整套完全整合且验证过的IP核心，并使用适当的SoC开发平台可以将现有设计流程极容易地整合起来，并可加入特殊的额外功能来加速SoC硬体和软体的开发。 (图一)

在当今竞争愈加激烈的电子市场上，成败与否往往取决于产品能否及时交付，SoC设计商发现他们正处于不断缩短的设计周期与不断提高的设计要求的两难处境。在这样的环境下，IP再使用概念就显得很有吸引力，但许多时候IP再使用仍只是一种妄想。

《图一 SoC的三大基本要素》

不同产品的区别

不同产品之间有许多重要的区别。 Xilinx和Altera公司的元件主要针对需要大量数位信号处理的高级宽频和电讯应用。 Altera已经在其可程式SoC中整合ARM和MIPS的200MHz 32位元处理器，而Xilinx则计画利用IBM的PowerPC核心提供300MHz的性能。这些元件可望包含10万闸以上的大型可程式逻辑阵列，根据上回的描述可以明显看出这些产品将主要用于需要大量处理的产品上，因此价格和功耗等因素相对来说并不重要。

Atmel的应用与市场

Atmel的可程式SoC的目标市场是商业和工业应用，如可携式、无线和网际网路装置，功耗低、性能和成本适中是这些装置的根本要求。它们包括个人数位助理(PDA)及其附件、数位相机、MP3播放机和GPS模组，以及藉由网际网路将家用小电器、保安系统、温度控制和大型家电连接至最终用户或制造商服务中心的无线家庭网路。

Atmel的FPSLIC可程式SoC具备高性能和低功耗的8位元AVR微控制器，还带有36KB的SRAM、多达4万个FPGA逻辑门、2个UART、1个双线串列介面、 3个定时器/计数器以及1个即时时钟。由于AVR核心可在SRAM中执行，因此它在25MHz时可提供20MIPS的性能。

这样的传输量对图像预处理和视频压缩/解压已经足够。 FPSLIC的高传输量可使它工作于突发模式，在这种模式下，AVR在大部份时间里都处于低功耗的待机状态，并能在相当短的突发时间内进行高性能处理。

微控制器在突发运行模式下的平均功耗要比长时间低频率运行时的功耗低得多，而且当需要时也能使系统保持较高的传输量。 FPSLIC的待机电流小于100μA，典型工作电流为2至3mA/MHz，与ASIC方案相差不多，但比离散方案或大型FPGA要小得多，后者的待机电流为几十毫安，而工作电流则高达数百毫安。

FPSLIC的板上FPGA采用Atmel的可重配置AT40K FPGA技术，每个FPGA单元都能在系统运行期间内独立地重配置，而且不会影响其它单元。因此，单个PDA附件就能实现多个不同的应用，甚至不必与PDA主体连接。藉由按钮启动FPSLIC上FPGA的重配置功能就可以使同一个PDA组件实现多种功能，可作为MP3播放机、数位相机或GPS模组。成为所谓的「一鱼数吃」或一种硬体多种应用之「软体定义装置(software defined device)」。

需求引发新技术

这是一个真正的买方市场。藉由购买像IP核心这样的完整功能模组，SoC开发商可以更快地设计出满足市场所要求的产品，比从头开始创建每个功能模组要快得多。更为重要的是，开发商希望能将有限的时间与宝贵的资源，集中于开发能使其产品有别于市场上其它同类型产品的独特功能。然而，事实上设计商不得不考虑现实世界中影响IP再使用的一些限制性因素。

对SoC设计商来说，在系统设计中采用特殊的方式进行IP整合和验证是一个沉重的负担。当前典型的IP核心(不是处理器核心)只能提供少量的资料文档将模组整合进系统级设计环境及进行系统级功能验证，因此设计商必须花相当多的时间来深入研究核心电路，并进行足够深入的功能分析，才能建立介面逻辑并设计测试程式。

对基于汇流排的典型核心来说，这种做法将导致设计瑕疵，因为这些核心不能提供创建系统级介面所需的判断逻辑和缓冲器，毕竟这些IP通常都是基于一般应用而设计的，所以会有应用上必须具备的配合条件之限制，但是SoC设计商常常希望它们是非常智慧型的，可以动态地融入系统级设计环境中。

事实上，SoC设计商常常自行引入的一些必要的包扎逻辑(wrap logic)和三态缓冲器会增加相当大的电路开销，并将导致设计性能下降和面积增大，以及由于需解决与三态逻辑有关的多逻辑状态，而衍生出更多、更费时和更复杂的验证流程。

平台策略提升效率

与此相反的，SoC开发平台藉由提供针对特殊应用的预整合和预验证核心，大大减轻了与IP整合和系统级验证有关的工作负担。而且，这种平台将核心嵌入一种带有简单互连机制的结构中，这样就可非常容易地增强基础平台的性能，从而满足设计商的特殊应用要求。另外，开发平台可进一步支援硬体/软体协​​同开发的策略，有助于正确且快速地完成硬体和软体的设计任务。

采用基于开发平台的SoC设计方法，设计商可以在任何复杂的IC设计中采用现有的EDA工具，如他们常用的整合和分析工具。事实上，设计平台能提供许多关键要素，包括主要整合和验证阶段所需的高阶模型和验证测试套件。另外，平台开发环境所提供的简单程式(script)与生成文件，也有助于将硬体和软体开发环境合并为单一的协同流程。

SoC开发平台进一步改善了现有的设计流程，并增强了以团队为主的SoC设计方法。基于开发平台的方法不仅可加速初始阶段的设计，而且可藉由简化系统级验证的流程，而加快后续的设计工作。

两种平台类型

开发平台可以加速新设计的启动，为进一步开发打下坚实的基础。设计商无需再将宝贵的时间花费在标准介面核心的识别、认证和获取上，依靠SoC开发平台就可马上进入更深层次的实现阶段。就像评估工板常作为板级设计的核心一样，SoC开发平台也提供易于用户修改和增强功能的完整参考设计。目前有两种类型的平台可供设计商选择：一种是通用平台，另一种是专用平台。

通用平台

通用平台可以满足单晶片嵌入式系统的设计需要，这些系统通常是由作为特殊核心的处理器、记忆体和周边功能模组所构成，所有核心都是经过预整合和预验证的，例如Palmchip公司的通用SoC开发平台就提供了比较完整的系统设计，其中包括ARM、MIPS、ARC或其它类型的处理器核心，以及一些关键周边装置功能，包括系统定时器、看门狗/定时器(dogwatch/ timer)、中断控制器、可程式I/O(PIO)、储存控制器、DMA控制器、GPIO、字母数位LCD控制器和UART(图二)

专用平台

同样地，专用平台也为某些特定应用提供完善的设计，唯一与通用平台不同的是：必要时它也可重配置和修改以满足最终目标的要求，例如：微驱动控制器。这些专用开发平台能够进一步增强通用平台的功能，利用其配置的特殊核心和功能可以满足许多特殊要求，比如特殊的系统频宽、汇流排频宽、DMA通道和记忆体结构要求等等。

互连机制

不管开始时采用哪种类型的平台，SoC设计商都需要利用其它核心(customer IP)来补充基于开发平台的设计所不足的部份，这些核心就代表了SoC设计商与众不同的专业技能，并最终会为公司设计出有自己特色的SoC产品。

互连机制的影响

在这一阶段，平台的互连结构决定了设计商会面临的整合任务的复杂度。 Palmchip平台采用CoreFrame整合结构，因此有助于简化新增核心的整合工作。这种整合结构没有采用会导致额外开销的汇流排方式，而是提供了更加适合SoC设计和现有半导体制程的互连机制。

为了符合印刷电路板的封装和制造限制条件，汇流排需要减少每个PCB元件之间的信号连线数目。而利用三态电路和判断逻辑，多个逻辑信号可以共享更少的物理布线，因此就可相应减少PCB元件和连接器所需的封装尺寸或连接器数量。然而，当今先进的半导体制程可提供多金属层互连，几乎不影响最终的制造成本和晶片尺寸。

将许多元件整合在单个晶片上后，前面所述将信号复合到汇流排上去所带来的好处就没有了。事实上，目前的EDA整合和时序分析工具在处理三态逻辑和复合信号时还存在着很多问题，因此利用汇流排来完成元件之间的互连，对SoC设计而言已经失去了吸引力。

另一方面，目前整合结构采用了点到点和基于讯息通道的机制(Palmchannel)。与汇流排为主导的方法相比，它能充分利用制程技术的先进特性，简化核心整合，减少电路开销，并且便利于验证工作。

举例而言，点到点机制能够提供简单的专用通路，这是撷取用于控制和维护周边装置的暂存器资讯所必需的。 Palmchannel在该结构中提供了这种互连机制，控制器能透明地处理特殊介面问题，如字长的差异。采用这种方式，设计商可藉由建立这些单独的专用连接将处理器核心与周边装置链接起来，而不用再去建立汇流排介面和判断逻辑。

基于讯息通道的整合提供了连接处理器和记忆体核心所需的高速数据传送机制。在Palmchip平台上，专用讯息通道硬体利用基于讯息通道的Mchannel连接，能够处理不同核心间的协议、时钟域、冲突和频宽转换。

对于SoC设计商来说，这种利用点到点和基于讯息通道的机制组合，确实提供了核心整合所需的「插件(plug -in)」方法。有效的互连机制使设计商认识到IP再使用的潜力。实际上，一个结合了功能强大的互连结构、预整合与预验证核心、模型和简单程式的开发平台，已为设计商提供了设计复杂SoC所需最有效的综合环境。

《图二 Palmchip公司的通用SoC开发平台PalmPak》 - BigPic:1024x768

结语

半导体的重大挑战

上述这些工具都可由EDA供应商处购得。半导体业是整个电子资讯产业的火车头，而目前半导体业正面临两大挑战：一是类比IP的设计日益重要，但是因其技术开发困难，所以市场上目前非常缺乏类比IP，尤其是RF IP；另一个挑战是设计标准的统一化问题，因为半导体制程即将进入奈米(o.1μm以下)的时代，制程设备采购成本加重，晶圆厂将会绝地大反攻要求上游厂商，包含EDA、IDM、fabless、chipless厂商，一起制定一套可共同遵行的标准，以俾晶圆厂勿需再像现在一样，须备有数条生产线以满足各种不同制程标准的需求。不过，因各种商业利益的冲突和技术实现的困难等变数，将影响这标准化工作的成败。

此外，如(图二)所示，SoC晶片将逐渐侵蚀离散硬体元件供应商的市场，国内的OEM硬体制造商将被迫使用SoC晶片设计应用产品。而国内的晶片设计公司更要研发出新的SoC晶片以便和国外大厂竞争。

不过因为大多数IP核心目前仍掌握在国外大厂手里，而且他们非常擅长技术创新和复杂系统多人开发之管理，所以，国内大多数厂商只能继续利用制造优势，以量产来获取利润。而在应用产品开发上，SoC晶片虽然整合在单晶片中，设计商照理说勿须再研究底层硬体和韧体的架构，但是实际从事系统整合时，正如前文所言，设计商常常会被迫从头做起，这也是SoC晶片技术尚未成熟和为人诟病的主要原因。

虽然如此，未来的电子资讯系统都将采用SoC晶片，例如：蓝芽单晶片、802.11a单晶片、甚至拥有数种协定的通讯平台、简易电脑、或多模、多频、多功能的行动电话，这种趋势是必然的。而且在半导体制程于2004年采用奈米技术以后，SoC晶片的功能和品质将会更加令人满意，它的高普及率也会让它取代目前还在使用的部份离散元件。