随着3C市场的需求及技术的演进，元件的大小必须由微米走向奈米的尺度（1～100奈米），以提供速度、耗电量、整合及密度等各方面的改进，特征尺寸（ Feature Size）如过去的0.25微米、0.18微米、0.13微米将进入90奈米，开始迈入奈米电子技术的新世代。国际半导体技术蓝图（International Technology Roadmap for Semiconductors；ITRS）预测在2004年90奈米将可导入生产线量产，但各国先进厂商均积极地迈入此新制程，例如Intel、IBM、TI、Toshiba、TSMC 、UMC...等，更已在2003年展开90奈米制程量产布局，以成为下一个市场的赢家，并积极地投入90奈米以下制程之研究，以预备下一个世代的来临。

但当特征尺寸继续走向65奈米、45奈米及32奈米以下制程时，制程技术将迈入更艰难的领域，其所面临的挑战可分为传统奈米电子微缩技术及新型结构技术。在传统奈米电子微缩技术方面，除了65奈米以下微影技术的发展机会未明之外，因金属连线线宽缩小所造成的电阻/电容时间延迟（RC Time Delay），需导入低介电材料，以降低内连线系统的讯号延迟时间。在新型结构技术方面，因高度积集的电晶体数量所造成之功率消耗，亦有利用绝缘层上覆矽（Silicon on Insulator；SOI）、应变矽（Strained-Si）等技术以达到微缩及提升效能等目的。

如(图一)所示，90奈米制程的产能从2004年每季约4500万平方英吋（MSI/Quarter）至2008年约220 MSI/Quarter，而预测65奈米制程在2006年开始小量生产。目前迈入90奈米制程的厂商，其主要产品为MPUs、ASICs及Foundry等。

《图一 各制程线宽的产能》

奈米级先进制程技术发展现状及趋势

微影技术

微影制程技术在IC制造中一直扮演着举足轻重的角色，随着IC产品技术需求的提升，微影技术也需不断地提高解析度以制作更微小的特征尺寸。为符合90奈米以下世代的需求，微影设备供应商也极力开发新的光学及非光学微影技术。经学术界与产业界的研究与评估，以下的方案最有可能成为90奈米以下世代的主流微影技术，分别是193奈米微影湿浸式技术（Liquid Immersion）、157奈米微影、极短紫外光（EUV）微影以及投影式电子束微影技术（EPL）。由于先进微影技术发展尚未明确，各先进厂商对其发展方向看法分歧，ITRS于2003年12月研讨会中大幅度修正2001年所发表的微影技术预测，如(表一)所示。

《表一 ITRS微影技术发展Road Map》

低介电材料

随着元件的关键尺寸愈来愈小及导线层数的急遽增加，相对的使金属连线线宽缩小、集积度上升，使得导体连线系统中的电阻及电容所造成的电阻/电容时间延迟，已严重的影响了整体电路的操作速度。为了降低内连线系统的讯号延迟时间，利用具有低介电常数的材料（k＜3.0），成为金属导线间的介电绝缘层（Intermetal Dielectric；IMD），来取代传统所使用的二氧化矽（k值约为3.9），以降低电容方面的延迟。

低介电（Low-k）材料依沉积方式可分为旋转式涂布沉积法（Spin on Deposition；SOD）和化学气相沉积法（Chemical Vapor Deposition；CVD）。掺氟的二氧化矽（FSG）为目前Low-k材料的主流，其在Si-O结构中掺杂阴电性较大的氟，可有效降低电子极化的效应，进而降低其介电常数（k值约介于3.2～3.8）。 FSG薄膜可以利用CVD沉积，氟的来源是四氟化矽（SiF4）、氟乙烷（C2F6）、四氟化碳（CF4）或三乙烷基氧氟矽甲烷（TEOS）等。FSG与传统二氧化矽的物性及化性相近，故和原本制程条件之相容性较高，导入0.13微米制程较容易。但微缩至90奈米制程时，需寻找介电常数更低的Low-k材料导入。依照ITRS低介电材料技术发展蓝图，FSG介电常数约3.2～3.6，适用于90奈米制程，而65奈米制程需要介电常数2.7～3.0的材料如Black Diamond、Coral等，如(表二)所示。

《表二 ITRS低介电材料技术发展Road Map》

绝缘层上矽

绝缘层上矽（Silicon on Insulator；SOI）是一种与CMOS的隔离（Isolation）有关的新技术，其原理是在矽底材的表面不远处，增加一层二氧化矽绝缘体，称为埋层氧化层（Buried Oxide；BOX），以降低寄生电容现象，如(图二)所示。今日CMOS元件已进入小于100奈米领域，寄生电容的效应愈大，使绝缘层上矽结构的特殊优点有发挥的空间，而逐渐受到各方的瞩目与研究。因为绝缘层上矽技术所制作出的电子元件具备高绝缘性、低寄生电容与可消除闭锁现象等优点，特别适合在高速以及低消耗功率元件设计上，可望成为下一代IC元件主要结构与技术之一。

《图二 SOI组件结构》

应变矽

一向遵循摩尔定律发展模式，18～24个月元件密度可增加一倍的CMOS主流技术，最近发展遭受到很大的限制，其中影响元件性能甚巨的载子迁移率，亦因​​元件微小化垂直电场增强而衰减。如(图三)所示，利用矽锗虚拟底材（Virtual Substrate；VS）的观念，在其上形成应变矽（Strained-Si）层以提高传导载子的移动速率，其最大特点是在CMOS原有制程与结构下，即可有效提升元件特性、及其电路应用效能。

《图三 应变硅晶格结构》

ITRS于2003年将传输增强场效电晶体（Transport Enhanced FET），即利用应变矽技术或其它方法使电晶体提高其载子迁移率，列入为未来几年​​的显露技术（Emerging Technology）之一，如(图四)所示，而Intel于2002年底发布将应变矽技术应用在90奈米CMOS技术上，引起IC业界极大关注，正式宣告一般认为还在研发阶段的应变矽技术将导入量产。

《图四 ITRS未来Emerging Technology预测蓝图》

先进厂商发展动态

微影技术

Intel

2003年5月Intel宣布不导入157奈米微影设备于​​65奈米制程，将继续使用193奈米微影技术，并辅以使用相位移光罩（Phase Shifting Mask；PSM）及光学近接修正（ Optical Proximity Correction；OPC）技术，进行包括90奈米、65奈米以及45奈米等制程，并计划在2009年以前，导入超短紫外光（EUV）微影设备，用于32奈米制程。

TSMC

TSMC于2003年9月透露在开发65奈米制程关键的曝光机技术有所突破，即是用193奈米微影湿浸式技术将波长缩短为132奈米，以提升其解析度，可能应用于65奈米以下2个世代的半导体制程。

低介电材料

TSMC & UMC

目前TSMC、UMC在0.13微米制程，均以k值略介于3.2～3.8的FSG为主要材质，FSG绝缘材料良率自2003年初陆续稳定在80％以上。 TSMC在90奈米制程初期以现有k＝2.8的FSG材质为主，目前已在Fab12进行试产，同时k=2.6的FSG材质将在2004年试产。 TSMC并规划采用黑钻石（Black Diamond；BD）绝缘材料，预计在90奈米制程稳定度更高后，才会考虑导入商业量产。UMC现阶段积极研发将现有FSG材质向下延伸到k值低于3的目标，与FPGA大客户已开始在k=2.8材料上进行试产，目前良率约在50％水准，预计于2003年底可以将良率提高到80％以上，以导入商业量产阶段。

IBM

IBM在0.13微米制程导入介电常数较FSG低的Silk Low-k材料（利用SOD沉积），经过两年的试产，受限于Silk在Low-k制程上面临良率极不稳定的缺点， IBM在2003年第一季逐步淡出Silk材质，并将Low-k材料转向FSG。在90奈米制程IBM已决定放弃以SOD法所制作的Low-k材料，可能会选用应用材料所提供的黑钻石（Black Diamond；BD），或是诺发系统（Novellus Systems）所提供Coral低介电材料。

绝缘层上矽

IBM

IBM于1998年率先推出绝缘层上矽技术，开发出第一个以绝缘层上矽技术制作的微处理器PowerPC 750。于2004年初采用新的晶片制程，其应用了绝缘层上矽、应变矽与铜接线导入East Fishkill新厂，生产PowerPC 970FX微处理器。

AMD

AMD于2003年利用0.13微米SOI制程，生产ATHLON64处理器以降低其电源的消耗。 2004年已在超微德勒斯登8吋晶圆厂Fab 30着手导入90奈米SOI制程，预计于第三季进入量产。

应变矽

Intel

Intel于2002年8月表示将采用应变矽技术于90奈米制程中，目前正开发下世代65奈米节点技术，在整合低介电材料、高速铜导线及应变矽等技术之后，计划在2005年以65奈米制程在12吋晶圆上生产SRAM。

AMD

AMD于2003年6月在日本京都举行的超大规模集成电路研讨会上，介绍了采用应变矽及金属闸门技术等多种高性能电晶体，估计可将电晶体效能提升20～30％，此新技术将使用在65奈米以下的制程技术。

结论

我国奈米电子技术所面临的挑战可分为传统奈米电子微缩技术及新型结构技术，传统奈米电子微缩技术以微影技术及低介电材料较为重要。

在微影技术方面，台积电期望开发193奈米微影湿浸式技术，以继续使用193奈米曝光机，用于65奈米以及45奈米制程。若193奈米微影湿浸式技术能成功地用于65奈米制程量产，将能省下可观的成本，而且我国在193奈米微影具有技术上的优势，为研发193奈米微影湿浸式技术奠定了基础。建议产业界可多投入能量于研发工作，虽193奈米微影设备昂贵，研究机构与学术界可与产业界共同合作，以增加研发速度。

在低介电材料方面，台积电和联电均计画以现有FSG材质向下延伸到k值低于3的目标，用于90奈米制程。而介电常数2.7~3.0的低介电材料为65奈米制程必备之技术，日后产业界必定要商业化的技术。因研发材料种类多，且技术属萌芽期阶段，建议研发机构及学术界在短期内，能审慎评估何种材料用于量产的可能性最大，然后产学研集中研发能量于特定材料，以协助产业界用于65奈米制程量产。

新型结构技术以绝缘层上矽及应变矽较受半导体厂商的重视。在绝缘层上矽方面，台积电及联电均计画在90及65奈米技术节点使用SOI技术。在应变矽方面，台积电表示将从90奈米制程开始采用此技术，将可有效降低14％的闸极漏电流；联电亦发表70奈米的应变矽电晶体可载运超过一般矽电晶体20％的电流，并于测试电路中提升速度逾10％。因我国绝缘层上矽及应变矽技术技术尚在萌芽期阶段，建议产业界投入研发及观察国外研发状况同时进行，以累积经验及调整研发方向。

由上述可知，奈米电子技术的研发范围广且难度高，使半导体研发经费高涨，加上2003年景气复苏迟缓，单一厂商负担全额研究经费的可能性已不高。我国应与先进厂商合作研发以降低研发投资成本，并建议由研发机构或学术界对新材料及新技术作初期的评估，以降低产业界研发的风险。 （作者任职于工研院经资中心）