解锁新一代3D NAND快闪记忆体的垂直间距微缩

LNAND快闪记忆体：业界主要的储存技术

NAND快闪记忆体（NAND Flash）自1980年代晚期引进记忆体市场，持续不断推动我们存取大量资料方式的革命性变革。这项热门的记忆体技术在架构上锁定高密度资料储存进行优化，可见於所有主要的终端电子装置市场，包含智慧手机、资料伺服器和个人电脑。你也能在SD记忆卡和UCB随身碟等最方便拆卸与可携式的记忆体装置内发现这项技术。

这种记忆体具备非挥发性，能够存取照片、影片、音档、封存电子信件及其他元件长达十年。最近，NAND快闪记忆体技术也在人工智慧（AI）和机器学习（ML）扮演重要角色。例如，透过提供有效率的储存设备来满足训练AI模型所需的大量资料。

NAND快闪储存技术的成功归功於持续扩增储存密度及缩减成本的能力。NAND快闪记忆体产业每年会大幅改良位元储存密度，这点体现在增加Gbit/mm²。为了持续朝这个方向发展，几项技术创新不断在推行。最重大的发展包含从2D到3D NAND快闪记忆体的发展动向、增加记忆体单元的储存位元数（在商用NAND快闪记忆体最多4位元），以及从浮闸（floating gate）电晶体改用电荷捕捉（charge trap）单元来操作记忆体。

3D环绕闸极储存结构：NAND快闪记忆体产业的生产主力

记忆体单元采用环绕闸极（GAA）垂直结构的3D NAND快闪记忆体是业界高密度资料储存应用的生产主力。在这种3D结构中，记忆体单元相互堆叠，以形成一条垂直串列，而记忆体单元的定址则交由水平方向的字元线处理。

在多数的3D NAND产品中，电荷捕捉单元系作为储存元件。这种记忆体单元就像是MOSFET电晶体在其闸极氧化层额外??入一层氮化矽（SiN）薄层。此举将闸极氧化层变成氧化物／氮化物／氧化物（oxide-nitride-oxide）堆叠，或称作ONO堆叠，这些元件层分别作为阻隔氧化层、捕捉氮化层与穿隧氧化层。

这层氮化矽包含多个能够捕捉电荷的电荷捕捉位置。当闸极的电极呈现正偏压，通道区域的电子会穿过氧化层，然後在氮化矽（SiN）层被捕捉。这会提高电晶体的临界电压。记忆体单元的储存状态可透过在源极／汲极之间施加电压来测量。如果电流呈现流动状态，这表示并未捕获电子：记忆体单元处於「1」的状态。若没测到电流，记忆体单元则是处於「捕获电子」或「0」的状态。

图一 : 3D NAND环绕闸极（GAA）结构显示一串垂直方向的电荷捕捉记忆体单元，其中包含氧化物／氮化物／氧化物（ONO）闸极介电层与数量有限的字元线（WL）。

这种电荷捕捉单元采用一种环绕闸极垂直通道的方法来导入3D NAND结构。想像把平面电晶体结构翻转超过90度角，包含此时被闸极堆叠包围且呈现垂直方向的多晶矽传导通道。

制造这种环绕闸极的第一步骤是成长出一个矽氧化层／字元线层的堆叠。接着，利用先进的乾式蚀刻工具来掘入该堆叠，形成圆柱型孔洞。随後，沿着这些孔洞的侧壁来沉积氧化层、捕捉层与多晶矽通道。这种配置通常称作通心粉通道（macaroni channel）。

运用更多氧化层／字元线层来延续NAND快闪记忆体的发展蓝图

在未来几年，记忆体产业将推动基於环绕闸极的NAND快闪记忆体发展，将其推向极限。目前，主要大厂提供配有超过300层氧化层和字元线层的3D NAND快闪记忆体产品，这些元件层相互堆叠。堆叠层数未来会再增加，预计在2030年前达到约1000层相当於100Gbit/mm²。不过为了确保一条直径一致的串列得以贯穿这层厚度约30微米（μm）的元件层堆叠，导致制造复杂度和成本增加，考验着多层堆叠沉积和高深宽比蚀刻的制程步骤。

作为补助的「微缩加速器」因此添入工具箱。这些加速器包含增加每个记忆体单元的储存位元数、缩短环绕闸极单元的x-y间距（横向微缩）、提升记忆体阵列的面积效率，以及模组堆叠。另一项趋势是在另一块晶圆上面优化周边的CMOS电路，再利用异质晶圆接合技术把这些电路连接到记忆体阵列堆叠。为了控制这些持续增长的制程成本，目前也在追求垂直方向的额外微缩，称之为垂直间距（z-pitch）微缩。

图二 : 3D NAND快闪记忆体环绕闸极（GAA）架构示意图，另指出相邻字元线之间的垂直间距（z轴间距）。

垂直间距微缩：优势与隐患

为了持续降低新一代多层堆叠GAA NAND快闪记忆体的成本，3D NAND快闪记忆体的垂直间距微缩至关重要。采用垂直间距微缩，相邻字元线之间的间距（目前大约是40奈米）得以进一步缩小，方法是同时微缩堆叠内部字元线和矽氧化层的厚度。如此一来就能在堆叠高度的每一微米增加更多的元件层，从而增加更多的记忆体单元，提供成本优势。

不幸的是，从实验中发现，在未经优化的情况下，垂直间距微缩会对记忆体单元的电气性能产生负面影响，导致临界电压降低、次临界摆幅（sub-threshold swing）增强、资料保留时间缩短，以及写入和抹除电压增加。

这些影响可归因於两种在持续微缩时越来越明显的物理现象：记忆体单元之间的干扰与横向电荷迁移。

当持续缩短字元线层的厚度时，电荷捕捉电晶体的闸极长度也随之缩减。因此，闸极逐渐失去对通道的控制，导致相邻的记忆体单元之间容易产生静电耦合。除了记忆体单元之间的干扰现象，记忆体单元的垂直高度缩减也导致横向电荷迁移（或垂直电荷损失）：捕捉在氮化矽（SiN）层内的电荷容易透过垂直方向的氮化矽（SiN）层迁移，导致资料保留时间的损失。

接下来，我们探讨有助於抑制这些现象的技术，让研究人员为下世代3D NAND快闪记忆体解锁垂直间距微缩。

整合字元线之间的气隙来减少记忆体单元之间的干扰

科技电脑辅助设计（TCAD）的模拟显示，在相邻的字元线之间整合一条气隙是抑制记忆体单元之间相互干扰的潜力方案。相较於闸极间距内的矽氧化物介电层，气隙具备较低的介电常数，减少了相邻记忆体单元之间的静电耦合。这套「戏法」在较早开发的平面式2D NAND快闪记忆体结构中成效相当良好。然而，在多层的矽氧化物／字元线堆叠内导入气隙显然更加复杂。目前已经提出一些解决方案，但都尚未证实具备充分的可调能力。

在2025年IEEE国际记忆体研讨会（IMW）上，比利时微电子研究中心（imec）发表了一款独特的整合方案，能透过可控的方式在字元线之间形成气隙。这套整合方案包含从可用的记忆体区块的内部区域导入气隙，方法是在沉积氧化物／氮化物／氧化物（ONO）堆叠之前掘入闸极间距内的矽氧化层。气隙以自对准的方式导入字元线，使其定位得以精准控制，并提供一套具备可调能力的解决方案。

图三 : （a-d）气隙的3D 整合制程流程；（e-f）上述制程所制出的气隙之穿透电子显微镜（TEM）与能量色散X射线光谱仪（EDS）影像（发表於2025年IEEE国际记忆体研讨会）。

结果显示，相较於不含气隙的元件，包含单个气隙的元件对相邻记忆体单元的干扰较不敏感。这点是根据包含气隙的元件在对非选取的闸极施加所谓的通行电压（pass voltage）时所测得的临界电压变化较小而推断。

这些结果是在一款测试元件上取得，该元件包含间距为30奈米（闸极长度为15奈米，闸极间距内的矽氧化物介电层为15奈米）的有限字元线层，而且可用记忆体区块的直径为80奈米。imec研究人员也在研究气隙对记忆体性能和可靠度的影响。这些气隙并未影响记忆体的运作，也显示出多达1000次的重复写入／抹除次数，与不含气隙的元件相当。

图四 : 在不同通行电压（pass voltage）下，电荷捕捉元件的临界电压变化（左）包含气隙，以及（右）不含气隙（发表於2025年IEEE国际记忆体研讨会）。

基於这些结果，记忆体区块侧的气隙整合方案被视为用来积极微缩垂直间距的关键步骤。

引进电荷捕捉层分离来抑制横向电荷迁移

迄今，imec已经展示在闸极间距内的介电层导入气隙的可行性，包含「终止」於氧化物／氮化物／氧化物（ONO）堆叠内的阻挡氧化层之气隙。科技电脑辅助设计（TCAD）模拟显示，把气隙进一步延伸到阻挡氧化层和氮化矽（SiN）电荷捕捉层区域可能带来更广泛的电压操作范围。这种电荷捕捉层分离（或电荷捕捉切割）还有一项好处：这能避免捕捉在记忆单元的电荷穿过氮化矽（SiN）串列进行横向迁移，该串列沿着氧化物／字元线堆叠的高度从上而下运行。

然而，导入这种电荷捕捉切割极具挑战，因为需要穿过极深且极窄的记忆体区块侧壁进行定向蚀刻和沉积。可用来制造平面2D NAND快闪记忆体的技术工具箱已经不适用於这些结构。imec目前正与其供应商研究能以可控方式实现这种电荷捕捉切割的新技术。

一旦成功截断电荷捕捉层，imec研究人员打算结合电荷捕捉切割与气隙整合方案，为垂直间距微缩挑战提供一套完整且可扩充的解决方案。

图五 : （左）连续闸极堆叠示意图，以及（右）包含整合式电荷捕捉层切割和气隙整合方法的闸极堆叠示意图。

结语与展??

为了控制字元线层持续增加所带来的成本，基於环绕闸极的3D NAND快闪记忆体的垂直间距微缩是关键。imec基於其长久累积的制程专业和强大的设备供应商生态系统，正在开发用来支援垂直间距的积极微缩，同时维持记忆体运作和可靠度的关键技术：气隙整合与电荷捕捉切割。

随着配有环绕闸极电荷捕捉储存结构的3D NAND快闪记忆体密度增长在未来达到饱和，世界各地的研究团队也在探索更具破坏性的储存结构来延续2030年以後的储存技术蓝图。举例来说，在近期提出的新型3D架构中，记忆体单元的传导通道以水平方向设置，而非垂直方向。在另一套imec於2023年IEEE国际记忆体研讨会探讨的做法中，电荷捕捉记忆体单元透过沟槽型的结构来连接，而非利用环状的环绕闸极（GAA）几何图形来整合记忆体单元这能大幅提升位元储存密度。

所有的这些技术开发显示，目前有几项开发中的技术未来将能让记忆体产业逐步迈向超过100Gbit/mm²的资料储存主要由云端运算和人工智慧（AI）应用所驱动的需求。

（本文由Imec提供，作者为imec记忆体制程整合团队的整合技术资深研究员Sana Rachidi、imec储存记忆体研究计画主持人Maarten Rosmeulen）