《照片人物 Synopsys营销副总裁Bijan Kiani》

目前产品上市的时程不断被压缩，这也造成设计者加速工作效率的需求，使得自动化的EDA设计工具愈形重要。在设计流程中，时序验证和功能验证是决定产出（tape out）风险的关键，但当芯片的制程技术已可生产百万逻辑闸等级的单一芯片系统时，旧有的验证方式面临难以处理的窘境。

Synopsys营销副总裁Bijan Kiani指出，传统的动态仿真验证(dynamic verification)在处理越复杂的芯片设计时，所产生的动态仿真向量越多，让验证的工作变得旷日废时。因此为提高执行验证工作时的生产力，静态时序分析 (static-timing analysis) 以及功能验证(formal verification)等静态验证(static verification) 辅助工具已成为处理高逻辑闸总数、高复杂度芯片设计的主流方案。

Bijan Kiani表示，功能验证 - 特别是「一致性功能检验 (equivalence checking) 」的功能验证方式，改以数学证明的方式检验前后两个芯片设计的版本，以便决定其是否为逻辑等值，这让设计者能够在极短时间内验证数百万个匣道设计。由于具备增加生产力与降低重新制作投资的优点，「一致性功能验证」已成为现今验证不可或缺的一种方式。
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