前言

2007年第五届由Globalpress所举办的电子高峰会（Electronics Summit 2007）已经圆满落幕。会场外加州Monterey的天气乍暖还寒，场中的讨论气氛却是相当热烈。这次会议以「结合媒体技术与商机」（bring business and media together）为主题，颇能反映出当前IC设计业界念兹在兹开创获利新契机的殷殷期盼。

《图一 Electronics Summit 2007会议现场》

消费电子市场影响IC设计业

现在消费电子（Digital Consumer；DC）产品竞争激烈的市场趋势，已深刻制约着IC设计业的技术走向。根据统计，2006年全球前10大OEM厂商，采购全球1/3、总价840亿美元的晶片，多数是应用在产品周期只有6个月左右的手机、行动多媒体装置与无线通信应用装置；其中1/5才可如期上市，而其中仅有1/10有机会能突破百万销售量。

行动多媒体装置的IC设计产品生命周期过短、汰旧换新速度快，不过57％的晶片在首次投片时是失败的。 IC设计业者经不起晶片研发无效退出市场的成本虚耗，如何降低NRE（Non-Recurring Engineering）便成为巩固利基的重要关键。

此外，讲究轻薄短小的行动多媒体市场趋势，加速IC设计微细化的技术发展，设计复杂度与成本大大提高，迫使业者必须在设计阶段提升传输讯号、降低漏电流和功耗、并强化可编程等功能，设计验证除错调校的软硬体反覆时间TAT（Turn Around Time）更要缩短，以满足IC设计具备开放、兼容与快速的市场需求。 Tensilica总裁暨CEO Cris Rowen便明确指出，IC设计能否具备低成本与缩短上市时程（Time to Market）的条件，是决定客户青睐采购的最重要因素。

《图二 Tensilica总裁暨CEO Cris Rowen》

为确保晶片设计与投片过程一次成功，分散风险因应市场变迁，以往半导体产业内IC设计、EDA、量产制程等领域专业分工的型态已经改变，彼此间正在平行整合以缩短TAT与NRE来降低成本，包括IC设计业者向晶圆代工厂直接购买EDA、寻求第三方厂商的IP资源、晶圆厂垂直整合IC设计、EDA厂商跨足IP领域等等。

《图三 DC、IDM、Foundary合纵连横示意图 》 数据源：Mentor Graphics

凸显IC设计的差异性与互通性

在这种市场趋势下，Mentor Graphics总裁暨CEO Walden C. Rhines认为，IC设计业者要针对多元的应用架构强调产品的差异化（differentiation）特性，才能在竞争中胜出。整体来看，若要凸显IC设计产品的差异性，必须从四个方面着手：革新系统级设计架构、掌握关键IP、改善效能并扩大制程利润。例如就类比IC而言，制程与设计的差异化不仅重要，并且要扩大应用利基，提升矽晶圆每单位面积的使用效能，少些数位自动化设计的僵化与匠气，多些应用艺术上的创新与活泼。若在记忆体部分，客户则渴求标准化介面与多元连结的接脚设计。

《图四 Mentor Graphics总裁暨CEO Walden C. Rhines》

倘若设计业者因此外购高价成套的EDA或IP，不仅使成本雪上加霜，设计互通性和开放度也不够；若租用EDA则条件不足缓不济急，且有泄漏IP的风险。因此，革新EDA工具以及扩充IP资料库，迫在眉睫。市场压力让革新EDA的呼声越来越强烈，因为5年来EDA产业的成长趋缓，已跟不上半导体产业快速适应市场的脚步。

那么，晶片设计IP的互通性要如何落实？以往由于设计人员在流程设计中应用不同EDA工具，因此在使用加密的IP时常遇到互通性不足的问题。近期Synplicity便发展出非专属的免费IP加密流程，提供EDA业者、IP厂商与IC设计业者运用，加强扩大产业别之间的互通性。

Synplicity的总裁兼CEO Gary Meyers指出，这个通用密码系统方法，结合对称加密法（symmetric encryption）与非对称加密法（asymmetric encryption）。标准的IP加密方法可让使用者把加密的IP应用到各式各样的设计流程中。

《图五 具有互操作性的IP加密方法 》 数据源：Synplicity

获利关键：缩短上市时程

不过目前迫在眉睫的，还是要缩短IC设计产品的上市时程。 IC设计业者已经没有太多充裕的时间设计、验证与除错，在电子高峰会上，几乎所有业者包括Actel、Cadence、ChipX、eSilicon、Open-Silicon、Mentor、MIPS、Tensilica、Wipro等等均不约而同地大声疾呼，赶紧提出缩短上市时程的解决方案。他们均表示，行动多媒体产品的IC设计复杂度高，IC设计系统也必须要有精确的架构定义，才能降低平行验证除错失误的风险，以符合行动多媒体产品的IC设计要求，特别是在强化内嵌式与多核心处理器的软硬体协同设计部分。

因此为革新SoC以及量产ASIC架构，电子系统级设计ESL（Electronic System Level）以及可编程逻辑设计PLD（Programmable Logic Device）的技术解决方案，便成为此次电子高峰会与会人士探索关注的焦点。

从SoC开始

消费电子市场趋势的催化，以及制程微细化技术与设计方法的进步，能开发出高效能、尺寸小、降低后端晶片产品开发难度、缩短验证与测试时程的系统单晶片SoC晶片模组以及嵌入式系统设计，逐渐成为IC设计的主流。

若要缩短上市时程，关键在于SoC的IP模组重用（Reuse IP）和软硬体协同设计（Software/Hardware co-design）。要整合SoC内部闸数多、架构复杂、数量庞大的功能晶片，核心IP模组要具备迅速重用的效益；透过软硬体协同设计与模拟、以及利用平行验证（Concurrent Verification）的概念，在晶片设计投片之前，就预先执行大部份的设计与模拟工作，时程便能缩短。因此，SoC软硬体协同设计、功率分析以及逻辑语言合成等技术，也越来越重要。

《图六 开发新设计架构的其他选择 》 数据源：Mentor Graphics

内嵌式软体差异化设计成本高

微细化设计的市场趋势以及晶片投产的高风险，也让SoC面对产品生命周期短、功能整合性要求高的市场压力。 SoC的设计难度提高，进入ASIC一般量产所需之NRE费用也相当沉重，只有少数资金雄厚的IC设计业者能够承担，本质上开发SoC已成为成本昂贵的高风险事业。

Wipro半导体与消费电子部门副总裁Siby Abraham便表示，SoC日益复杂的软体设计，已经让SoC的软体设计成本逐渐攀升，进入90奈米制程的SoC，软体成本已经超过了硬体部分。若要能在市场中提出差异化设计的SoC晶片产品，大部分的关键在于内嵌式软体部分，而整体来看，ESL（Electronic System Level）的EDA工具应用日益重要。

《图七 SoC设计成本变迁示意图 》 数据源：Wipro

《图八 SoC论坛现场，从左至右：Mentor系统级设计技术总监Bill Chown、MIPS营销部门副总裁Jack Browne、Tensilica营销副总裁Steve Roddy、Wipro半导体与消费电子部门副总裁Siby Abraham。》

进入多核心系统单晶片设计

多核心系统单晶片（MPSoC）可被视为行动多媒体装置影响IC设计趋势最明显的实例，可配置（configurable）处理器能满足MPSoC的专属需求。 Tensilica的总裁暨CEO Cris Rowen便指出，可配置处理器核心已广泛应用在包括手机音讯/视讯处理、印表机、行动电视、VDSL数据机等主流量产的市场。现在的SoC，已进入采用5到10个多核心的设计阶段，藉由多核心设计，可提高生产力、降低成本，并达到低功耗的目标。从1990年代ASIC与SoC技术提升微处理器的设计功能开始,便为可配置处理器打下基础,2005年更是象征多核心IC设计时代的来临。

Tensilica所推出的第7代Xtensa可配置处理器与4款Diamond Standard VDO 处理器引擎，开放IP架构让客户按照需求进行客制化设计。 Cris Rowen强调，在新兴市场推广可配置处理器设计，结合客户的创造能力以此开发新产品技术，缩短上市时程并减少验证​​成本，是掌握未来SoC市场利基的关键。

《图九 多样的MPSoC架构 》 数据源：Tensilica

《图十 多核心系统单芯片的时代已经来临 》 数据源：Tensilica

SoC软硬体协同设计

SoC架构灵活度高的软硬体协同设计，就是为了革新缩短IC设计产品上市时程所推出的重要解决方案，以因应内嵌式与多核心处理器协同验证困难度提高的课题。

在一般封闭式的嵌入式应用中，通常采用专属的RTOS（Real Time OS）、驱动模组以及应用程式。目前主流的嵌入式作业系统，大部分采用阶层式的架构设计，大致可分为3层，底层为负责与硬体沟通的一般应用范围，中间为通讯、多媒体架构与作业系统本身，上层则是提供操作介面、应用程式的应用层。

《图十一 阶层式SoC软硬件协同架构设计 》 数据源：Mentor Graphics

MIPS行销部门副总裁Jack Browne表示，在内嵌式硬体设计上，SoC、FPGA或是ESL都成为IC设计硬体平台的重要解决方案。 ESL作为SoC主要设计方式之一，就是要解决日益复杂的软硬体协同设计问题，从以往的循序验证（Sequential Verification）转变到平行验证，在制作晶片同时就能同步验证软硬体设计。随着设计复杂度的提高，确保与第三方IP供应商的关系，重要性与日俱增，当前IC设计业者应针对不同应用领域的市场，提供包含软硬体各种开发工具的完整解决方案，形成一个完整的IC设计生态体系（ecosystem）。

《图十二 SoC软硬件结构大要示意图 》 数据源：MIPS Technologies

Synplicity的总裁兼CEO Gary Meyers 强调，在硬体设计部分，现场可编程闸极阵列FPGA（Field Programmable Gate Array）原型，是唯一能在提供SoC样品前、便能先进行软硬体协同验证设计的方式。无论是在传统晶片中嵌入FPGA模组、还是以FPGA来架构SoC，运用FPGA的优势为SoC服务，在于能够减少产品后端设计的时间，并能满足产品的差异化设计需求。不过大致而言，软体层面的灵活度仍然超越硬体部分，软体在IC设计的应用创新和差异化特性上，还是扮演相当重要的角色。

Tensilica总裁兼CEO Chris Rowen则认为，应该要先厘清内嵌式SoC的设计观念，那并不是多个处理器的设计模式，而是多核心的整合设计：从过去典型对称式的（symmetric）多处理器架构（SMP），已经发展到现在整合不同属性（heterogeneous）、非对称式的（asymmetric）多核设计概念（AMP）。 AMP模式，能够让设计人员使用标准的调整测试工具和技术，完成设计流程。

对SoC设计的期待

既然是不同属性的、非对称式的多核设计概念（AMP）开始风行草偃，在此趋势下，SoC设计团队的整合方向该往哪里走？

Mentor Graphics系统级设计部门总监Bill Chown表示，目前IC设计业的团队主要由以下所组成：包括软体与硬体设计、系统架构、验证除错这四大部分。部门团队彼此之间，对于系统设计准则规范、IC设计产业的愿景与视野、EDA工具应用、设计架构模组化设计等课题，概念与操作方式都有明显的不同，但是IC设计产品的上市时程越来越紧迫，因此团队之间沟通整合的效率非常重要。

Open-Silicon总裁兼CEO Naveed Sherwani亦表示，系统设计是不同属性（heterogeneous）设计团队的困难整合过程，如何让设计团队专注于长期能累积附加价值的IC设计解决方案，而不是应付市场的短期需求，会是业者能否脱颖而出的关键。Mentor Graphics系统级设计部门总监Bill Chown进一步表示，SoC业者正在试图整合更为复杂的IC设计环境，包括IP重复使用（reused IP）、验证、可编程技术、软硬体协同设计、资料传输协定、通讯网路规划等等层面，因此SoC业界有必要推出一套标准化自动设计系统的工具平台与方法学（methodology），让SoC软硬体协同设计和验证更加成熟化，进而加速设计时程并减少NRE成本。

《图十三 Open-Silicon总裁兼CEO Naveed Sherwani》

ASIC哪里有问题

既然IC设计的趋势讲究开放、兼容与快速，那么，ASIC如何扩大利基条件？ FPGA与ASIC之间一定是水火不容的吗？在追求缩短上市时程的市场压力下，看起来ASIC似乎有点吃力，电子高峰会的论坛焦点，也以”Can Anything Save ASICs？”暗示这种担忧。

ASIC具备低功耗、处理传输速度快、矽晶片使用率高的特性。不过随着半导体微细化制程的进步，ASIC原本能因高量产而摊提巨额设计制造成本的优势，逐渐因为FPGA的价格降低而饱受威胁。 ASIC的NRE以及EDA工具的费用，却因为IC设计复杂性提高而不断加重。再者ASIC架构的电路闸极数目增加，但晶片面积有限，虽然有些ASIC也逐渐朝向可编程的方向前进，但灵活度仍有待加强。另外，IC设计业者尚未能在IP重复使用（reused IP）、整合、验证、可编程、资料传输协定、通讯网路规划等等，推出一套标准化自动设计工具平台与方法学，ASIC的应用也受到局限。而现在FPGA原有可编程设计具备开放、快速与灵活的优势，则明显优于ASIC。

《图十四 ASIC与FPGA性价比结构示意图 》 数据源：Open-Silicon

设计专用ASIC的成本高，介于1500万至2000万美元，对于新创或小型IC设计业者来说，负担过于沉重。许多中低阶消费性电子的OEM业者，多采用以现成IC再利用嵌入式软体来进行差异化的设计，以此替代ASIC。并且现在针对特定功能的IC设计，FPGA、ASIC、结构化ASIC都是可以选择的项目，关键还是哪种能缩短上市时程、降低NRE以及TAT成本。

《图十五 ASIC 论坛现场，从左到右：Actel业务与营销副总裁Dennis Kish, Sr、Cadence营销部门副总裁Steve Carlson、ChipX营销副总裁Elie Massabki、eSilicon营销副总裁Hugh Durdan、Open-Silicon总裁兼CEO Naveed Sherwani。》

ASIC厂商因应之道

为提振ASIC，相关厂商提出不同解决方案，像是替Apple热销产品iPod设计客制化IC的eSilicon，近期便开创出新的商业模式，针对量产的低成本结构，提供客制化的IC开发和制造服务。这种模式能让客户在产品开发和初期生产阶段，以相同价格的NRE成本计算，而产品达到预定的销售额时，就会以成本加价模式计算，整体以制造成本为基础，随着晶片产量增加而降低单位成本。

eSilicon的行销副总裁Hugh Durdan表示，过去的成本计算模式各有优点，但都需投资高额的NRE。新的ASIC商业模式，能以较低成本和更多销售额为计算基础，客户可以逐渐摊提费用。

另外，Open-Silicon与MIPS Technologies签署协议，进一步扩大本身IP晶​​片和IP资料库的内容。 Open-Silicon可以把MIP处理器的内嵌微细化架构以及数位信号设计，放在ASIC和SoC设计中使用。 Open-Silicon并尝试提出解决方案，取代传统ASIC开发流程，简化设计人员的IP选择和整合的过程。

消费电子带动FPGA应用

消费电子市场重开放、兼容、快速的特性，加速IC设计业者对FPGA的应用。已经进入65奈米FPGA的优势，拥有可编程、除错、再编程和重复操作的特性，并不是采用固定功能，而可以由设计人员或第三方厂商根据应用自行设定；亦可在远端重新编写程式、利用网路将程式码载入韧体；能有效缩短IC设计产品的上市时程，应用范围涵盖消费电子、行动通讯基地台、车用电子、工业国防与航太等领域。拜奈米微细制程技术所赐，相同面积中的电晶体倍增，间接也让FPGA条件成熟，具备更多电路资源发挥可编程与系统升级的特性。这也是为什么1986年Xilinx提出FPGA后、如今能重新获得IC设计业者关爱眼神的原因。

过去一颗最高电路密度的FPGA与ASIC相比，在逻辑闸数目上的差距约为100倍。而今差距已缩至10倍；过去要用上数百颗的FPGA、才能模拟一颗完整的ASIC，现在则只要数十颗即可完成。

《图十六 FPGA设计工具的演进 》 数据源：Synplicity

若就SoC部分来看，在研发数位讯号处理器和高速介面等关键功能的硬体核心IP核心部分，FPGA已经开始威胁ASIC。 Xilinx的CEO Wim Roelandt表示，高阶IC产品以FPGA架构的设计方式开始扩散，其他中低阶FPGA的诸多应用也越来越广泛。目前FPGA应用在显示器介面、视讯卡/电视卡介面、以及视讯切换器等消费性与工业市场的各项创新量产型应用，已经能提供弹性高具成本效益的解决方案。在低成本的FPGA市场，则是集中在住家、汽车、以及工厂等网路终端的量产应用，像是平面显示器、无线网路、家用闸道器、以及IP机上盒等消费性与无线产品。另外Xilinx也提出EasyPath方案，可使FPGA的成本降低80%，客户不需要进行任何转换和功能再验证，就可实现低成本FPGA的解决方案。

《图十七 Xilinx CEO Wim Roelandt》

用FPGA制作ASIC原型

若要打造一个ASIC的原型品（prototype），可以用多颗FPGA架构成一个更大的完整电路以进行实效模拟，另外也能用EDA工具辅助拆解ASIC电路、分配成各颗FPGA进行测试验证。采用FPGA原型验证ASIC的优点在于，能够在晶片开发阶段就先以FPGA设计开发成板进行测试，提早开发软体作业，能加速晶片产品的上市时程。

Synplicity的总裁兼CEO Gary Meyers 表示，由于FPGA功能增加、可协助IC设计业者缩短产品开发时程，近来采用FPGA制作ASIC原型进行验证的方式与日俱增。他并且预估，2007年65奈米制程的FPGA原型验证将会成为主流，以FPGA制作ASIC原型的市场已经成熟，特别是在高效能DSP、消费电子与车用电子等应用上，FPGA将会有明显成长。不过降低TAT成本、精简IP设计工具与相关环节，会是FPGA能否在市场胜出的关键。

《图十八 Synplicity的总裁兼CEO Gary Meyers 》

Synplicity目前针对ASIC验证部分，主要提供Synplify Premier以及Certify两套工具。前者是FPGA实体合成的重要方案，至于Certify软体则是高效能的ASIC快速原型工具，能够将复杂的ASIC设计分割为多颗FPGA进行验证。此外Synplicity也推出新一代ASIC验证方法TotalRecall，赋予设计者快速除错确实修正进行验证的能力，能大幅改善FPGA原型的应用。

《图十九 新一代ASIC验证方法架构示意图 》 数据源：Synplicity

结构化ASIC

不过FPGA架构功耗高、速度慢、资源浪费等弱点，在面对复杂功能设计的市场要求时，仍未能尽善尽美。因此融合ASIC与FPGA功能的结构化ASIC，便成为IC设计业者另外的重要选项。

ChipX行销部门副总监Elie Massabki指出，结构化ASIC是在FPGA和ASIC之外另一种快速成长的IC设计架构。结构化ASIC的速度跟耗电量虽然落后ASIC，不过与FPGA相比则较具竞争力，尤其是在高闸数设计与大量生产的产品上。

Open-Silicon总裁兼CEO Naveed Sherwani表示，要确定结构化ASIC的效率有不同的方法，包括估算晶片成本、计画的预测性以及测试的可靠性。一般而言，如果晶片的基本成本是X，ASIC厂商则将晶片的售价订为2.5X到7X。

《图二十 FPGA与结构化ASIC尺寸演进比较图 》 数据源：Synplicity

不过结构化ASIC还是牵涉到晶圆厂的制程技术，目前仍缺乏标准化的制造流程，不若ASIC与FPGA都已进入成熟标准化阶段，相关业者都还在自我尝试制订结构化ASIC的程序，整体发展因此受到限制。若与结构化ASIC相较，大部分FPGA的电路面积用在线路信号的连接传递与基础逻辑单元，仅有少数用于功能设计。

继往开来的IC设计业

整体而言，缩短IC设计成品上市时程、降低NRE成本、符合开放兼容与快速的消费电子市场需求，是当前多数IC设计业者竞争求存的不二法门。未来不同属性的设计团队如何提高效率相互整合、并提出一套标准通用的设计平台工具与方法学，会是IC设计业能否开创获利新契机的重要关键。整理分析SoC与ASIC等基础电子的技术内容与市场趋势后，目前消费电子市场的应用现况，IC设计业者又提出怎样的看法？在下月电子高峰会特别报导的介绍里，将会有另一层更深入的分享内容。