MOSFET与DRAM等矽半导体元件的加工尺寸已经进入奈米世代，根据ITRS（International Technology Roadmap for Semiconductor）的统计，高性能微处理晶片（micro process chip）与大容量快闪记忆体（flash memory）的导线宽度及导线与导线之间间隙，两者合计后1/ 2距离亦即半间距（half pitch）已经进入90nm制程/90nm node等级，晶片内的电晶体亦即MOSFET（Metal Oxide Semiconductor Field Effect Transistor）的闸道（gate）电极尺寸分别是90nm制程与50nm node ，目前仍在开发中的65nm制程的node则低于25nm，如(图一)。

虽然该尺寸距离元件动作极限尺寸还很遥远，不过各种错综复杂原因，使得利用微细化技术提高半导体元件性能的愿望一直不易实现，在此背景下出现许多不同于传统半导体元件性能提升指标，亦即不同于「scaling法则」的提案（approach），其中利用歪斜（strain）效应与元件结构三次元化等技术最受嘱目。

歪斜技术的歪斜评鉴以及引发歪斜的缺陷抑制，要求极高精度的评鉴技术，加上MOSFET三次元化结构时基板加工非常重要，因此包含奈米等级精度与表面加工损伤的去除，以及精度的评鉴技术在内的相关技术已经成为业者研究焦点，有鉴于此本文将深入探讨各种矽半导体元件的最新技术动向。

《图一 MPU网关电极尺寸变化》

MOSFET的技术革新动向

歪斜控制的MOSFET高性能化

ITRS预测2010年的「半间距」可望进入45nm等级（level），届时高性能微处理晶片的MOSFET闸道长度只有18nm左右，不过目前平面性MOSFET结构却不易达成上述目标，因此ITRS另外提出可以摆脱传统微细化技术的构想，具体内容分别如下：

如上所述90nm以下制程无法利用传统scaling（尺度）达成晶片高性能目标，取而代之而且备受期待的性能提升技术首推「MOSFET通道的歪斜」，亦即所谓的「歪斜矽技术」。

歪斜矽技术的基本原理是施加应力使矽的结晶格子歪斜，如此一来等方性矽结晶band结构的对称性溃散会使能量准位分裂，band结构变化的结果使得格子振动引发载子散乱相对减少、有效量子降低，电子与正孔的移动度则大幅提高，虽然上述移动度随着歪斜量与歪斜方向不同，不过基本上电子与正孔的移动度最大可以提高2倍与1.5倍左右，移动度的提升在速度饱和更加明显的微细MOSFET，仍然维持移动度提高等特性，因此研究人员普遍认为它对制程微细化，可望获得一个世代以上的特性提升效益。

如(图二)所示有关歪斜施加方法出现几种方案，代表性的方法分别如下：

外部施加应力

利用一般矽基板施加外部应力(利用SiN的外部应力)的方法,如图二(a)。

bulk歪斜矽

首先在矽基板上epitaxial制作SiGe与Si膜层，接着在该表面Si膜层施加歪斜的方法，如图二(b)。

SGI(Silicon Germanium on Insulator)

首先将Ge扩散到在矽基板上形成SiGe，接着在该表面制作Si膜层，并施加歪斜的方法，如图二(c)。

SOI(Strained Silicon on Insulator)

首先将bulk歪斜矽转写到附有绝缘膜层的基板上，接着去除SiGe获得无SiGe的歪斜SOI方法，如图二(d)。

《图二 对信道施加应力方式的比较》

SiGe属于一定比例Si与固容Ge的混合结晶，随着Ge的混合比增加，结晶格子的尺寸也跟着扩大，此时若利用epitaxial技术在结晶格子较大的结晶（亦即SiGe缓冲层）上堆积Si时，Si原子会在SiGe结晶内配合原子间隔使成长大幅强化(图三)，例如在Ge含有率20％左右的SiGe基板表面制作Si时，原子间隔大约延长0.8％，若换算成应力相当于施加1.4GPa强大拉伸应力。

歪斜控制制作Si-MOSFET时的课题

利用矽歪斜制作Si-MOSFET时,必须对通道部位施加强大应力或是使用SiGe,此时会引发下列问题:

《图三 SiGe表面制作导入歪斜构造》

结晶缺陷

矽歪斜通道层具有容许最大膜厚（临界膜厚）的能力，一旦超过该膜厚矽歪斜层内发生的转位会使电晶体的漏电电流大幅增加，然而目前仍在开发Ge含有率为15 ～20％的CMOS（Complementary Metal Oxide Semiconductor）专用基板，却只允许15nm左右的歪斜矽膜厚，这意味着电晶体制程上的减膜加工作业变得更困难。

Ge的氧化扩散

制作电晶体时如果热负载过大的话，SiGe膜层的Ge会扩散到Si内部，扩散后的Ge除了成为载子（carrier）的散乱源之外，还会使氧化膜的可靠性明显降低，并且对电晶体特性产生不良影响。

峰值电压的控制

Si、歪斜矽与SiGe的禁制频宽彼此相异，因此通道表面电位发生变化时，峰值电压也跟着改变，此时必须利用通道不纯物与闸道电极动作关数的控制使峰值电压适当化。

低散热性

SiGe的热传导性比Si低一位数，它与SOI-MOSFET一样可以观察到通道温度局部性上升，以及电晶体输出电流降低等「自我加热现象」，该现象对数位电路的影响比较小，不过在类比电路随着动作状况的不同，可能会对性能产生不良影响。

如以上说明利用90nm以下制程制作MOSFET时，歪斜效应的半导体微细化技术已经成为不可或缺的技术，一般认为未来势必朝向组合65～45nm制程歪斜效应，与立体结构MOSFET制作半导体元件方向发展。

鳍片结构元件

MOSFET对半导体刨床（planer）加工技术而言是最理想的形状，加工技术进步的同时，元件的尺度也随着大幅提高，例如性能提升指标亦即闸道电极的缩小，其实是平版印刷（lithographic ）技术进步的结果，然而传统planer结构随着尺度的提高，为抑制短通道要求提高通道的不纯物浓度，结果导致载子移动度降低、元件性能劣化等后果。

目前成熟的闸道电极尺寸低于100nm，不过实验室已经达成10nm水准，因此研究人员普遍认为闸道电极尺寸即将面临尺度上的物理极限。

延伸尺度的方法可以将传统planer结构改变成三次元通道结构，一般认为三次元通道的MOSFET以鳍片（fin）结构最具发展潜力，尤其是通道方向、电极配置（layout）与传统MOSFET完全相同，所以它可以使用传统的planer加工技术制作。根据研究报告显示鳍片结构可以利用选择性氧化技术制作，或是使用SOI晶圆制作「Fin-FET」。

具备鳍片结构的MOSFET，代表性制作流程如(图四)所示，具体方法首先将Si单结晶作成薄膜状，再利用蚀刻（etching）技术形成鳍片，最后加工使闸道电极跨越鳍片，由此可知使用planer加工技术可以达成通道三次元化的目的。值得一提的是鳍片的大小取决于元件当时的世代，此外制作鳍片时必需在高段差上进行闸道电极加工，因此要求选择性的高度加工技术。

元件的主要特征是以基板侧面当作通道，鳍片从两侧利用闸道电极挟持形成双闸道（double gate）构造，基板侧面一旦被当作通道时，通道的宽度则变成由鳍片高度决定，此时若与设​​置（layout）宽度比较，实际上通道的宽度已经被扩大，电流驱动力也大幅增加，在双闸道构造由于闸道电极使得通道电位控制性获得大幅增加，因此不需提高通道不纯物浓度就可以抑制短通道效应，其结果除了获得高载子移动度与载子密度之外，未来可望降低闸道寄生容量。

具备鳍片结构的元件，由于SOI超薄膜化引发下列问题：

为克服以上问题，鳍片加工技术扮演非常重要的角色。

《图四 具备鳍片结构的MOSFET制作流程》

记忆体技术

高密度LSI以电脑、伺服器的记忆体DRAM（Dynamic Random Access Memory），以及数位相机、行动电话资料记录用快闪记忆体（flash memory）最具代表性。快闪记忆体具备非挥发性资料储存等特征，所以应用范围不断扩大，相较之下DRAM则朝大容量方向发展。

接着将根据元件结构三次元化观点，介绍DRAM的技术动向，DRAM是由一个切换（switch）用MOSFET type电晶体，与一个电荷储存用电容构成所谓的「1Mbit」记忆体空间，记忆体最小单位称为「memory cell」。

DRAM结构单纯则是DRAM可以大规模积体化的主要原因之一，最近问世的512Mbit与1Gbit超高积体化DRAM，基本结构几乎与以往完全相同。为支援微细化技术发展动向，要求高难度加工技术的结构，尤其是储存资料电荷的电容面积决定电荷量，为充分应用有限的记忆格（memory cell）确保电容面积，因此研究人员利用三元结构作最大限度的应用，例如将电容设置在MOSFET上方，形成所谓的「积层容量型cell」，电容再利用上、下电极挟持绝缘膜，下方电极与MOSFET扩散层作电气性接触。

(图五)是最近电容结构的发展趋势，如图所示64Mbit的电容结构属于圆筒形（cylinder type），由于它使用下方电极的内、外壁面，因此可以抑制电容电极变高；256Mbit的电容在MOSFET上方堆积极厚的绝缘膜形成深孔，它可使用附着于内壁的下方电极表面，此外为提高储存容量，因此在电极表面形成微细的HSG（Hemispherical Grain）矽粒子。

由于512Mbit与1Gbit的DRAM要求缩小cell面积，上述深孔与孔径必需变深变小，无法在下方电极的内壁形成可以增加储存容量的HSG，90nm node以下的DRAM再度使用圆筒形电容，圆筒内径低于150nm，厚度低于50nm，高度低于1.4μm，纵横比低（aspect）于10，结构上类似奈米（nano）烟囱状，邻接电容的间隔低于100nm。

此时为防止相互接触圆筒形下方电极各自稳固站立，制作圆筒形电容必需经过氧化膜的深孔加工、去除与洗净等工程，其中氧化膜的去除、洗净等工程使用「湿蚀刻制程」，将蚀刻液注入圆筒形电容之间微细隙缝内，蚀刻液的表面张力可能会吸附邻接电容导致电容崩塌，因此上述圆筒形电容稳固站立设计非常重要。

《图五 DRAM Cell结构的发展变化》

除此之外，切换用MOSFET的结构也面临重大变化，例如90nm制程以后的DRAM，它的MOSFET闸道电极尺寸缩小到80nm左右，为缩减MOSFET的闸道电极尺寸缩小，根据尺度法则必需提高不纯物浓度，然而提高不纯物浓度会使DRAM的资料维持能力劣化，MOSFET的扩散层与基板的介面构成PN（Positive-Negative）接合的电界增加，PN接合之间的漏电电流变大，到目前为止大多利用离子注入条件与热处理最佳化控制不纯物分怖，借此达成微细化与改善资料维持性。

然而闸道电极尺寸缩小至80nm时，一般认为单靠不纯物分布控制不易满足实际需求，因此研究人员提案利用沟槽的侧壁形成沟状MOSFET作对策，如(图六)。

沟状MOSFET具有两种效益，分别是缩小MOSFET的平面性闸道电极尺寸，同时还可以使电流流动路径变长，此外它还可以抑制PN接合附近的电界上升，因为通道底部可以远离扩散层领域。

由于沟状MOSFET的峰值电压对沟槽形状有极大依存性，而且必需利用蚀刻方法在受到损伤的基板表面制作闸道氧化膜，因此它的可靠度备受质疑，不过对DRAM的切换用MOSFET而言，上述方法被认为是满足特殊规格的有效候补技术。

制作与评鉴技术的发展动向

元件结构与基板改变，对制作与评鉴技术的要求也跟着变化，利用膜层应力的歪斜矽，要求堆积膜层应力可以自由变化的技术，然而使用歪斜矽基板的场合通常厚度只有15nm，因此防止膜厚降低非常重要。

目前的制程一直到闸道氧化膜形成为止，必需进行各种湿蚀刻与牺牲性氧化工程，10nm左右的基板削减属于容许范围，不过类似歪斜矽基板与超薄膜SOI基板却无法容许基板削减，因此要求可以局部检测应力的方法，然而目前大多以断面TEM（Transmission Electron Microscope）检测格子歪斜依此计算应力，不过以晶圆制程观点而言希望非进行破坏性评鉴，此外歪斜矽基板的课题亦即贯穿转位（从SiGe层产生贯穿歪斜矽领域，最后在表面作终端的转位）属于105/cm以下的低密度，令人遗憾的是可以正确评鉴该现象的手法尚未建立，基于基板的高品质化考量，未来建立转位的评鉴技术成为重要的课题之一。

如上所述鳍片构造与沟槽状闸道利用干蚀刻技术，在已经加工的矽层表面制作通道领域，此时干蚀刻造成碳、氢、氧等蚀刻周围气体会渗入基板，导致极表面层遭受损伤，以往大多使用牺牲性氧化方式去除10nm左右范围，不过奈米世代却要求无损伤的加工技术，因此三次元高精度量测成为不可欠缺的技术。

半导体元件的特性随着微细化它的分布也随着变大，分布对形状有依存性，这意味着正确的形状评鉴才能够根本降低分布问题。

《图六 具备沟形闸的MOSFET》

结语

70年代Intel发表1kbit DRAM至今已经超过30年以上的岁月，这段期间微细加工技术不断进化，使得DRAM的积体度暴增100万倍，不过DRAM晶片却只有大姆指左右的大小。

至于MOSFET的变革，目前已经跨越次微米与0.1微米的门槛，闸道长度只有50nm，今后随着LSI的微细化与高性能化，它的应用范围势必更加扩大，成为日常生活不可或缺的一部份。

有关MOSFET的闸道长度，ITRS预测2010年可望进入18nm水准，该尺寸相当于100个矽原子并排时的长度，这意味着未来除了微细加工技术之外，也同时要求全新的​​半导体元件构造，例如利用三次元化与新Si基板提高元件的性能。

此外元件的封装技术与模组化技术也受到高度重视，利用记忆体晶片多段积层，以及利用高整合化、异类晶片积层的高功能化，已经成为行动电话必备的技术，换言之整合各种技术提升LSI的性能，将是未来矽半导体产业的发展主流。