软错（Soft Errors）是半导体元件中的「杂讯脉冲」或资料流失，并不会刻意重复发生。这些随机发生的杂讯脉冲通常不会衍生严重的后果，同时不会损坏元件。造成杂讯脉冲的外在因素超乎研发业者的可控制范围，其中包括α粒子、绘图处理器宇宙射线以及热中子。事实上，许多系统均能容许某种程序的软错。例如，若工程师正针对音效、影片或静态影像系统，设计一组预先压缩的撷取缓冲区或解压缩后的播放缓冲区，则相关的错误位元（bad bit）可能不易被使用者察觉，并且也不是那么重要。然而，当记忆体元件被使用于支援各种关键任务的应用，负责控制系统运作时，软错可能就会产生严重的影响，不单只是造成资料的毁损，更可能导致功能与系统的故障。而本文将探讨这些软错的成因、不同的量测技术以及克服这些软错的方法。

软错是新问题吗？

软错率（SER）的问题在1970年开始被业界广泛重视，当时DRAM开始出现许多随机性错误的迹象，被认为是一种记忆体资料问题。随着制程技术的规格持续缩小，造成故障所需的电荷持续减低，且速度远超过记忆体单元中的电荷储存区（collection area）。这意谓着在90奈米这类小尺寸的元件中，软错问题愈来愈受到注意与重视，同时须加入更多的步骤才能确保软错率降低至可接受的范围内。

SER趋势与应用

缩小元件尺寸是业界生存的要诀，这同时也是增加密度、提高效能以及降低成本的方法。随着元件技术迈向深次微米的闸极深度从0.24微米至90奈米，记忆体产品的单元尺寸亦持续缩小，因而导致电压降低，范围可能从5伏特、3.3伏特一直到1.8伏特，及元件单元中的电容减缩范围也可能从10fF至5fF。由于电容降低，记忆体元件的关键电荷，也就是元件单元保留资料所需的最低电荷，亦持续减低，造成对SER的抵抗力相对减弱。这表示能量较低的α粒子或宇宙射线也可对元件单元造成破坏。

系统层级的建置与重要性

软错的量测单位为FIT；FIT是指运作小时中在10亿组元件内所发现的错误数量，1000 FIT相当于114年的平均出错时间（MTTF）。为了解软错的重要性，以下举一个例子来说明软错对于一般记忆体所产生的影响：手机中装置的4 Mbit 低耗电记忆体，其软错率为1000 FIT-per-Mbit，代表每28年会出现一次软错。一部典型的高阶路由器内建10 Gbit的同步SRAM记忆体，其软错率为600 FIT per Mbit，代表平均每隔17小时就会发生一次错误。想像一个人坐在一架飞越大西洋的客机上，在3万5000呎的高空上使用一部内建256 Mbyte或2 Gbits记忆体的笔记型电脑。原先的600 FIT per Mbit软错率在高空环境中立即升高为10万 FIT per Mbit，也就是说大约每5小时就会发生错误。软错是相当重要的，是因为其FIT率相当于高可靠度元件错误FIT率的10倍以上。很明显地，软错并不会对行动电话造成太大的影响，但却会对装有大量记忆体的系统产生严重的影响。

SER来源

在对软错有基本的概念之后，接下来将介绍各种软错成因的形成机制。

α粒子造成的效应

半导体元件的封装材料中含有Th232 以及U238等这类会持续衰减的杂质。这些杂质会释放能量介于2 至9 MeV （百万电子伏特）之间的α粒子。在矽元件上形成电子孔对（electron-hole pair）所需的能量为3.6Ev。这意谓α粒子大约会造成106个电子孔。如(图一)所示，空乏区域的电场（electric field）会造成电荷飘移，并在电晶体中产生电流干扰（current disturb）的现象。若电荷移位让储存在记忆体单元中的关键电荷（QCRIT）的状态state 0 或1产生变化，储存的资料就会被改变。

《图一 空乏区域电场之电荷飘移现象》

宇宙射线产生的效应

高能量的宇宙射线与太阳幅射粒子会在大气层上缘产生反应，因而产生高能量的质子与中心。较令人头痛的是中子，因为它会穿透大多数的人造物体，例如，中子能轻易穿透5英呎的混凝土。穿透力在不同的纬度与高度上亦有差异：在伦敦，穿透力比赤道高1.2倍，在海拔较高的丹佛，穿透力比海平面的旧金山高3倍，而在高空飞行的客机上，穿透力则是地​​面的100至800倍。

高能量的中子，其能量约为100至800 MeV，由于本身没有带电荷，因此与矽元件之间的互动有别于α粒子。实际上，中心必须击中矽原子才会形成软错。这种碰撞是因为α粒子与其它离子所造成，因此会产生许多对电子孔，其能量亦高于封装材料所产生的α粒子。图二是一些中子与矽原子之间的碰撞范例。

《图二 中子与硅原子之间的碰撞范例》

热中子产生的效应

热中子是软错的一大成因，其能量较低，通常约为25meV。介电层BPSG硼磷玻璃中的Boron 10硼同位素则可轻易撷取这些低能量的中子。在分裂过程中撷取到的中子会产生锂、α粒子、以及伽马射线。只要过程中有BPSG，就会产生热中子。若使用B10同位素就能完全消弭热中子以及所衍生出的SER。

(表一)为以上三种软错成因的比较。

《表一　软错成因比较表》

如何量测并降低软错率

业界发展出许多方法来量测元件发生软错的机率。其中一种方法能提供加快量测的效果，另一种方法则涉及系统层面的量测。进行量测的地点对于资料的收集有相当大的影响。为了缩小不同厂商量测资料的差异，并让不同产品的厂商能有共同的参考点，业界针对所有厂商所提报的SER FIT建立一套标准，即以纽约市海平面的地理位置作为校对的基准点。

加速型SER资料量测法分为两种：

上述这两种加速型资料量测求出的通常是FIT的近似值，且经常超出实际的故障率。加速型资料可用来计算出执行一次系统SER量测所需要的时间。

另一方面，系统SER量测必须将数千组元件置于机板，并持续监视系统以量测出产生缺陷的总数量。系统SER是α粒子以及宇宙射线SER累积的结果，因此系统置放的地理位置会对量测到的数量造成相当大的影响。有一种方法可以排除α粒子与宇宙射线对量测资料所产生的影响，就是将系统置于地面下数尺深的地方，由于地面下宇宙射线几乎等于零，同时可完全避免高海拔处α粒子所引起的变化。

系统软错的量测作业成本相当昂贵，记忆体厂商通常仅针对每种技术进行量测，而非针对每种元件，以便压低作业成本。

汇整SER

降低SER的方法可分成许多种类。其中包括改变制程，如埋入式元件层及trip well等、强化电路hardening 也就是电阻反馈、在储存节点配置更高的电容及更高的驱动电流等、设计hardening，如冗余性等设计以及变更系列层级。

系统层级技术

在系统层级方面，可运用错误侦测与在线式校正技术，配合READ作业模式来降低SRAM的SER，但这些技术会相对增加SRM的延迟。透过这种模式，系统可校正单位元错误，修复原始的资料，并报告多位元的错误。系统与记忆体架构设计可同时获得改善。记忆体拓扑位元表可运用于特定模式并加以排列，让实体多位元事件产生的多位元或单位元错误都局限在1个位元组内。 ECC虽能有效校正各种单位元错误，但会导致晶片尺寸至少增加20％。

元件制程/封装层面

从元件设计的角度来看，消弭SER的方法之一就是增加储存在记忆体单元中的关键电荷，借此提高元件抵抗SER的能力。业者发现PMOS的门槛电压会缩短元件单位的回复时间，间接增强对SER的抵抗力。此外，若使用埋入式接面，如triple well结构加强重组，则软错期间所产生的电荷也会飘移，而远离作用区域。这种现象会在NMOS空乏区域产生一个反作用电场，并将电荷拉向基板。然而，trip well结构仅有助于消弭NMOS区域内所发生的幅射现象

结论

随着制程技术的规格持续缩小， 软错对记忆体元件造成的影响也从以往的「不明显」，发展成系统设计方面的重要考量因素之一。在不同的应用中，某些系统受SER的影响相当显著，有些则完全不受影响。然而，包括像Cypress Semiconductor在内的SRAM厂商在制程研发与产品设计方面都投入特别的步骤，将SER的机率降至最低，让SRAM能扩展至90奈米以下的制程环境。只要在系统设计与产品设计层面挹注适当的步骤，SRAM在许多制程世代仍将是一项可行的记忆体解决方案。 （作者任职于Cypress Semiconductor）