数位世界嵌入式系统比以往复杂得多。随着使用速度更快，功率更低的装置搭配更强大的逻辑功能，使得这些系统的讯号完整性问题愈来愈重要。强大和快速的技术也可能增加产生讯号完整性的问题。在进行除错与验证时，大部分的数位故障的根源，都来自讯号完整性问题。在理想世界中，所有讯号都不会受损。类比讯号会有不含抖动的干净上升与下降讯号，而数位讯号会有干净、快速转态、稳定、有效逻辑准位、准确时间配置的讯号。不过，随着资料速度的提高，要符合这种理想状态，也变得更加困难。

讯号完整性问题

在快速时脉频率与快速边缘速率下，所有设计细节都变得重要。众多的变数，都会影响到讯号完整性：讯号路径设计、电路板叠构、传输线的效应与配电。这所有的变数，无可避免地造成了讯号完整性问题，必须在实验室中进行除错。

数位讯号问题

这些问题实际发生时，很可能会变成数位领域中的问题，也就是汇流排或装置输出上的二进位讯号，将拥有错误的值。错误可能会出现在逻辑分析仪上的波形或时序检视中，或出现于状态或什至协定层。数位领域中的问题通常与时序有关。汇流排冲突、设定与违反时间保持、亚稳态，以及竞态，都是数位领域中可能出现的问题。每项问题都可能造成汇流排或装置输出上的不稳定讯号行为。

类比讯号问题

类比领域中的问题，例如低振幅讯号、慢或快转态时间、突波、串音与杂讯，其根源通常来自电路板或讯号终端设计。不令人意外地，数位与类比讯号完整性问题之间，有着高度的互动性与相依性。例如，输入的缓慢上升时间会造成输出脉波延迟，进而造成数位环境中的汇流排冲突。

我们将摘要将讨论如何使用常见的逻辑分析仪特色与功能，来解决这些时序相关问题，并迅速找出设计问题的根源。

《图一　嵌入式系统设计上不同探测点的范例》

建立良好的探测点和探棒

在整个设计中拥有良好的探测点，是成功排除问题的关键。若能理想地存取讯号，就能够从不同地方建立讯号时序关联、检视汇流排上的流量，并分析硬体与软体介面。探测是取得讯号的关键，而讯号存取是找出问题根源的第一步。

一旦决定测试点，下一步就是决定要使用的探棒。基本规则是所有探棒都需要能够将讯号，从电路板精确地传送到撷取的系统输入。逻辑分析仪的探测机制，在协助找出系统中的许多问题时，扮演了关键性的角色。在大部分的嵌入式系统中，专属的测试点通常是使用逻辑分析仪量测讯号时，最为实用的方法，特别是如果试着撷取大量讯号，例如32位元位址/资料汇流排。

使用电路板上的方形接脚头

一个选项是使用电路板上的方形接脚头，以及通用的浮动引线组型逻辑分析仪探棒。这的确提供了一种方式，将逻辑分析仪连接到系统，但有其问题存在。最重要的，由于方形接脚头的负载增加，因此效能将低于其他探测选项。只要连接探棒，一定会出现这种负载，即使未连接逻辑分析仪，也将会影响到电路板的效能。

《图二　D-Max无接头逻辑分析仪探棒》

将Mictor接头装在电路板上

另一项选择是将Mictor接头装在电路板上。这些小巧高密度的接头，提供了一个便利的逻辑分析仪接点。这些接头为大批讯号提供快速的正极连接，但仍会影响到高速讯号的运作。探测技术等更高密度的选项已出现，提供传统Mictor探棒外的替代选择。这些探棒不需电路板上的接头，而是可直接对应到电路板上的焊点，并使用小型固定柱加以固定。这些探棒消除了引线电感，并将电容负载减少到约0.5 pF。探棒提供单端与差动版本，这些类型的探棒，提供了最高效能与最高密度。

选择最低总电容的探棒

除了实际的连接外，由于高总电容的探棒，会改变系统的效能并造成（或隐藏）时序问题，因此考虑到探棒的效能，是非常重要的。在高速系统中，过度的探棒电容，可能会让待测系统无法运作！选择具备最低可能总电容的探棒，永远是最重要的。总电容是探棒对待测系统产生的电容，是寄生探棒头电容与衰减器电容的总和。

《图三　逻辑分析仪探棒的阻抗，会影响讯号上升时间及量测到的时序关系》

探棒电容的影响

探棒电容容易造成讯号转态边缘「下滑现象」（roll off），如图三所示。这种下滑现象会使边缘转态产生如图三所示时间量为「tΔ」的变慢状况。这有何重要性？因为较慢的边缘会在稍后超出电路的逻辑临界值，造成待测系统中的时序错误。随着时脉速率增加，这项问题会变得更加严重。更高的探棒电容会使待测系统的时序失真，让奈秒与次奈秒级边缘对边缘量测的准确度，变得非常令人质疑。

逻辑分析仪效能项目与考量

逻辑分析仪的效能与功能，在决定找出问题根源的时间上，扮演关键角色。为了解如何选择符合需求的逻辑分析仪，必须先了解逻辑分析仪的功用。

逻辑分析仪的取样率要高、解析度要强

逻辑分析仪最基本的任务，就是依据撷取到的资料制作时序图。若待测系统正确运作，且撷取功能的设定适当，逻辑分析仪的时序显示，会和设计模拟器或资料手册的时序图完全相同。但是这必须视逻辑分析仪的解析度而定，实际上就是其取样率。时序撷取是非同步的，也就是说，取样时脉相对于输入讯号为自由执行。取样率越高，取样就越可能准确侦测到事件（如突波）的时序。此外为了分析更快的讯号，逻辑分析仪通常提供更高解析度的撷取模式，可累积触发点周围的其他取样。

《图四　逻辑分析仪架构范例（使用两个不同的取样器）》

取样器架构

对于任何逻辑分析仪或任何量测仪器，量测人员需要考量仪器规格以外的因素。重要的是考虑到，所有的功能与效能特性如何协同运作，提高仪器的整体效能。对于逻辑分析仪，重要的是了解更高解析度取样器与标准取样模式间的关系。在逻辑分析仪中建置这两种取样器的方式，将会对所显示资料的准确度造成重大影响。

今日的逻辑分析仪使用两种常见的架构。第一种方式使用两部不同的取样器，如图四所示，一部用于高解析度撷取，一部用于标准撷取模式。由于这个方式使用两种不同的时基，很自然地就会造成资料间更大的不确定性，因为这两种不同的时基之间将会出现偏移。若两个不同资料集之间出现偏移，由于固有的不确定性，在不同资料集上的通道间进行准确的时序量测，会变得困难。

《图五　使用单一高解析度取样器的逻辑分析仪架构范例》

另一种方式为使用者提供更为整合的资料集，可使用单一高解析度取样器，撷取所有时间、所有通道上的资料，如图五所示。这项技术可确保高解析度资料集与标准解析度深度记忆体资料集，都有直接的关联。

找出触发问题关键

触发弹性是快速有效率地侦测看不见的问题的关键。在逻辑分析仪中，触发就是设定条件，一旦条件符合，即捕捉撷取并显示结果。撷取停止代表条件曾经发生过（除非量测人员指定逾时例外）。

《图六　TLA系列逻辑分析仪上可用的拖放式功能表范例》

逻辑分析仪，拖放触发简化了触发设定，这些触发让使用者无需为寻常的时序问题，设计复杂的触发配置。如先前简要说明的应用范例所示。逻辑分析仪除了可进行突波和设定／保持触发器以外，还提供多重触发状态、字元辨识器、边缘／转态辨识器、范围辨识器、计时器／计数器，以及快照辨识器。

何谓突波？

如果装置故障，开始进行疑难排除的一个好方法是检查突波。突波是极窄的脉波，系统可能会或可能不会解读为逻辑变化。大部分的问题，将会在一个以上的讯号中显示为突波。突波对系统运作的影响无法预测，这可以是各种广泛装置故障（包括竞态、终端错误、驱动程式错误、时序违反与串音）的第一个迹象。

《图七　数位萤光示波器（DPO）将撷取捉摸不定突波与其他罕见事件的机率提升到最大》

找出图波

由于突波造成问题经常是间歇性的，因此可能难以解决。一个好方法是结合典型的由上而下疑难排除技术，以及测试仪器的特定优点。从大处开始着眼，由宏观的角度来检视装置的运作，然后开始集中于特定问题。

4个通道以下利用数位萤光示波器（DPO）

需要同时调查4个以下的通道时，最强大而使用简易的突波搜寻工具是数位萤光示波器（DPO）。数位萤光示波器使用三维度的讯号资讯（振幅、时间与随时间变化的振幅分布），即时显示、储存与分析复杂的讯号，提供无可比拟的讯号行为深入解析。具备每秒最多30万波形的连续波形撷取率。数位萤光示波器可撷取捉摸不定的讯号突波与间歇性事件，最适合用于数位除错。数位萤光示波器的使用也极为容易，可立即而即时地以视觉化的方式，概要检视讯号的实际状态。接着即可使用示波器的触发功能，进一步对问题进行特性分析。

《图八　示波器触发功能选择，可快速撷取不同类型的讯号》

4个通道以上使用逻辑分析仪

如果需要对超过4个通道搜寻突波，逻辑分析仪可对数百个讯号宽的汇流排，进行突波的触发。逻辑分析仪会检查所有讯号是否有突波。汇流排时序图上的红柱，表示需要进一步分析的突波位置。接着即可使用示波器，显示突波的类比形式，协助进一步的问题特性分析。使用逻辑分析仪上的量测功能，可将逻辑分析仪和示波器结合为单一系统，并逐渐地「放大」问题。使用由上而下的方法，并逐步进行除错程序，找出突波并排除问题，是解决问题最快速简单的方法。在下列4个步骤中，将使用这项程序来找出2个不同的突波以及可能的来源。

《图九　范例样本。控制汇流排与位址汇流排显示红色突波旗标》

步骤1：检验汇流排

第一步是专注于正常运作的部分，并全域寻找故障。逻辑分析仪的汇流排时序波形，将会标示出所有发生的突波。若要寻找突波等间歇性的效应，必须使用具长记录长度的逻辑分析仪。

逻辑分析仪的汇流排时序波形，可一次检验汇流排的所有讯号线。如果逻辑汇流排在任何线路上侦测到突波，将会标示该汇流排和时间位置。在图九中，最上方的波形为样本，显示以逻辑分析仪最高达2 GHz（500 ps）的深度时序取样速率，所取得的范例样本。下两条线为汇流排波形──4位元的控制汇流排与8位元的位址汇流排。同时出现在两条汇流排波形上的红色突波旗标，显示这些位置的取样点间有一次以上的转态。

《图十　扩展的4位元控制汇流排与8位元位址汇流排，显示个别讯号上的红色突波旗标》

步骤2：检验讯号线

下一步是专注于问题所在之处。逻辑分析仪的时序讯号波形，可显示个别的汇流排线路和发生突波之处的旗标。在图十中，逻辑分析仪已将控制汇流排扩展为4个个别讯号，并将位址汇流排扩展为8个个别讯号。图九中汇流排波形上的红色突波旗标，现在显示为讯号线控制（3）与控制（0）上的突波旗标，以及位址（0）讯号线上的两个突波。

《图十一 控制(3)的MagniVu波形显示突波》

步骤3：深入检视

为详细地检验故障，我们使用高解析度时序检视，这将显示这些故障与其他事件或故障的关联。除了深度时序外，具备高解析度时序功能也很重要，可使用深度时序功能同时执行。以高解析度显示所有通道，就像有两部逻辑分析仪一起运作：一部深度时序逻辑分析仪和一部高解析度时序逻辑分析仪，两部都使用同样的探棒。

在本范例中，似乎可能有两项不同的问题造成突波。为了进一步检验控制（3）讯号线路，显示了控制（3）讯号的MagniVu轨迹。图十一显示，由于较高的解析度，波形显示突波只出现在数位脉波的结尾，而非脉波开头和脉波中间。这是故障原因的重要线索。

《图十二 控制(0)与位址(0)电路,其轨迹显示串音造成的突波》

使用高解析度时序，可检验其他两条标记的线路，控制（0）与位址（0）。图十二显示，由于波形正以高出许多的解析度20 ps检验讯号，因此能够察知两条线路中较窄的突波。请注意，在两条讯号线路上，突波与脉波同时发生。这常表示两个讯号间的串音。为确定起见，必须对讯号进行不同类型的深入检视。步骤4将会对此有更多的说明。

《图十三　示波器轨迹以类比方式呈现控制（3）讯号》

步骤4：检验类比波形

为找到真正的突波形状，会使用示波器与逻辑分析仪，从类比与数位角度进行比较。经过最佳化的逻辑分析仪，具备选购的类比多工器，可让单一逻辑分析仪探棒产生的讯号，同时驱动逻辑分析仪与示波器。这可省去使用示波器探棒的需要，进而减少探测负载对讯号的影响。

接上示波器与逻辑分析仪后，便可准备撷取讯号，两部仪器的同步化将是关键。逻辑分析仪内的的功能可让逻辑分析仪以撷取到突波的确切时点，触发示波器。利用此量测功能，逻辑分析仪也可建立资料​​的时间关联，并在逻辑分析仪的显示画面上，同时显示类比与数位波形。检视讯号线路控制（3），图十三显示突波的类比画面。

同时考量到两种领域​​，脉波的上升与下降边缘明显地同时因某种因素而失真。上升边缘降的不够低，无法触发逻辑转态，因此未成为突波。但下降边缘跳得够高，超过了逻辑临界值，有时会成为逻辑转态。虽然汇流排时脉不是特别快，电路使用的LVPECL逻辑系列仍会产生快速边缘。脉波边缘上的弹跳，显示了电路板上的终端问题，快速边缘更高的敏感度，更恶化了这个问题。

《图十四　使用iView量测功能显示控制（0）与位址（0）间的串音》

测试先前对控制（0）和位址（0）上的串音假设，图十四显示，讯号的每个上升边缘，都在另一个边缘上有对应的正电压脉冲。这使控制（0）与位址（0）间的串音变得明显。封装内的邻近轨路或接脚上，很容易产生串音。和低频讯号相较，高频讯号与时脉边缘更容易受到串音影响，这意味着，即使是在较低频率都持续顺利运作的设计做法，在更高的频率下也可能造成故障。虽然这两个范例中的汇流排很窄，逻辑分析仪的突波触发功能，可用在拥有数百个讯号的汇流排上。逻辑分析仪会检查所有讯号线路是否有突波。若仪器标示了突波，量测人员可使用先前说明的功能缩小问题范围，直到找出突波的来源。

《图十五　变更时脉模式》

《图十六　选择「设定与保持」触发选项》

《图十七　指定设定与保持时间》

寻找设定与违反时间保持

设定与保持相容性是数位系统中，最重要的时序参数之一。传统的方式是使用两个示波器通道逐一探测时脉与资料线路，验证设定与保持时序。电路上若有着众多的讯号轨迹运行，这项动作将变得繁复费时。不过，逻辑分析仪可以扫描整个系统汇流排，自动触发与显示设定及违反时间保持。只有设定与保持触发功能，可让量测人员决定性地撷取单次设定与保持时间违反，这是使用其他触发模式一定会错过的。当同步资料讯号无法符合设定与保持规格时，这种触发模式让撷取特定讯号品质与时序细节变得容易。

为了简化程序，应在设计阶段建立测试点，这将可让逻辑分析仪的探棒轻易存取时脉与目标讯号。逻辑分析仪能够同时记录时序模式与状态模式系统讯号的时间，将是这项工作的关键。状态模式可让逻辑分析仪触发设定与违反时间保持，高解析度时序模式则可让使用者量测违反。下列范例使用逻辑分析仪，验证设定与保持相容性。

步骤1：选择逻辑分析仪的时脉模式

第一步是选择逻辑分析仪的时脉模式。在此处将使用同步模式。

效能逻辑分析仪使用两种方式来记录目标讯号的时间：非同步模式与同步模式。在非同步模式中（也称为时序模式），逻辑分析仪会使用内部时脉，定期取样待测系统的讯号。使用者可调整取样率来改变时序解析度。

在同步模式中（也称为状态模式），逻辑分析仪会根据外部时脉（通常与装置讯号同步），对撷取到的讯号进行取样。在此模式中，逻辑分析仪使用者只能看到有效的波形状态。若要撷取设定与保持违反，必须比较时脉与目标讯号间的波形边缘时序关系。因此，必须使用同步模式来撷取设定与违反时间保持。

步骤2：设定触发

下一步是将「设定与保持」触发选项，拖放到目标汇流排上，并定义汇流排设定与保持规格，可参见图十六与十七。在本范例中，资料汇流排的规格为1 ns设定时间与500 ps保持时间。

《图十八　自动量测找出违反计数与速率》

《图十九　红色旗标代表违反》

步骤3：撷取设定与违反时间保持

在定义触发条件后，只要按下执行按钮，即可开始新的撷取动作。逻辑分析仪会自动检验符合时脉边缘的数千个作用中波形边缘。一旦逻辑分析仪找出设定与违反时间保持，就会进行触发，并在画面上放置红色旗标，显示违反区块，如图十九所示。

这项程序可让量测人员快速找出问题区块。也可以使用逻辑分析仪的自动量测功能，判定系统汇流排中的违反数目，如图十八所示。

《图二十　MagniVu提供量测功能与违反线索》

步骤4：量测设定与违反时间保持

找出设定与违反时间保持后，下一步便是搜集更多详细资讯，并进行必要的量测。具备高解析度撷取功能的逻辑分析仪，在这方面极为有用，还能从同一次探棒撷取，同时撷取时序模式与状态模式讯号。 MagniVu波形可用来量测时脉边缘与讯号边缘间的时间差，以取得其他的问题相关线索，如图二十所示。这些线索有助于解决更清楚了解违反的根源与问题。

所有的同步数位电路都具备设定与违反的要求。确认设定与保持相容性应该是量测人员常做的疑难排除工作。逻辑分析仪的拖放触发功能，让这项测试设定变得容易。类似于逻辑分析仪，如果已经将问题缩小到设计的特定区块／通道，即可使用拥有设定与保持触发功能的示波器，对任两个输入通道上出现的时脉与资料间，所出现的设定时间与保持时间违反，同时进行触发。使用示波器也可更进一步地解析讯号的实际形状，如前述范例所示。

《图二十一　逻辑分析仪提供广大的零延迟时间违反触发范围》

《图二十二　极为有用的最小脉冲宽度违反触发设定》

时序错误：边缘或事件间隔时间

逻辑分析仪若具备内建计时器，可由逻辑分析仪的触发状态机器测试，即可进行范围广大的时序违反触发设定。可测试的计时器能让您针对脉冲宽度违反（太窄或太宽），或是在任何两个事件违反量测人员的时序参数时进行触发。电路的速度变得更快，尽可能加快触发计时器的速度就变得很重要。

触发计时器有时会在开始启动和可以接受检查的时刻之间，出现延迟状态。例如，脉冲的上升边缘到启动计时器的时间。察觉到下降边缘时，计时器将会停止，然后验证经过的时间，是否高于或低于比较测试设定的目标值。计时器延迟将会决定比较中可以测试的最小时间值。若计时器有60 ns的延迟，就无法用来寻找任何宽度小于60ns的错误。量测人员无法在宽度窄于60ns的脉冲上进行触发，在资料确认的速度太快（小于60ns）以致于无法被传输电路看见时进行触发，以及在任何速度快于60ns的最小时间违反上进行触发。

结论

时序问题是许多嵌入式设计中常发生的事，而为这些问题进行疑难排除可说是一件耗时的工作。适合的逻辑分析仪将可简化与加快这项过程。

若只检视规格，许多逻辑分析仪似乎拥有类似的效能。为确保所使用的逻辑分析仪，能够准确地撷取讯号并快速找出问题，必须检视除了规格以外的条件，考量到逻辑分析仪的架构与功能。总电容低的探棒，在撷取讯号时，对讯号品质最不会造成影响。单一取样架构将可确保准确的资料撷取。突波撷取与显示，以及设定与违反时间保持触发等功能，将可大幅缩短找出时序错误所需的时间。

具备最高达512 Mb的深度记忆体，以及搭配高解析度时序功能的20 ps时序解析度，加上突波撷取与显示和类比多工等强大功能，逻辑分析仪可提供量测人员所需的效能与工具，在今日的快速设计上找出捉摸不定的时序问题。

《图二十三　内建的类比多工器，可让示波器与逻辑分析仪共用同一支逻辑分析仪探棒，提供同步状态、时序与类比分析》

（本文由美商太克Tektronix提供）