市场上各种新推出链接标准，将全面改变运算与通讯的面貌，但在今天却形成各种技术与选择方案充斥的混乱局势。运用建置在FPGA技术中的现成IP核心，设计业者可迅速开发出能支持现有与新型总线接口的新产品。

随着设计业者追求更高效能与通讯带宽之际，包括像PCI与VME在内的的各种现有并行总线机制已逐渐淘汰，紧追在后的各种新型I/O与通讯标准，不久将对系统架构产生显著的影响力，采用这些新通讯架构的产品也即将问市，如何支持这些标准是设计业者所面临的难题，甚至有些标准在被采纳之后还持续演变着，或者虽已拟定完成但在功能上出现重复情形。

此外，工程师须遵循时间与成本的限制，让设计方案能在低廉的成本与最小的风险下迅速推入市场，却又因为各种装置互连标准不明确而难以达成目标。所以，如何预期出正确的标准，或是当产品上市时若标准发生变化，应如何将损失降至最低，是企业应该思考的问题。

FPGA具备可迅速建置设计方案、加快产品上市时程的特性，当新标准尚未完全底定时，FPGA让业者不须担心产品因不符标准而遭淘汰。若能运用适合的IP核心建置出各种精密与关键时序的总线，业者就能掌握持续变迁的市场脉动。

背景

现今大多数运算、嵌入型处理、以及电信设备皆采用并行总线技术，最常见的总线包括PCI、VME以及各种延伸规格，但随着效能以及带宽需求持续成长，点对多点（multi-drop）总线架构正迅速掘起，以解决各种困扰系统设计业者的种种限制。

设计业者面临的瓶颈包括芯片对芯片、模块对模块、以及系统对系统之间数据传输的速度过于缓慢。所须克服的问题在于耗用的资源与维护过多、整体速度过慢、扭曲讯号在跨越较宽总线时的传输时间以及延迟时间过长等。

另一项重要问题是在大多数系统中，同一时间内仅有单一模块能使用这些总线，造成总线上的其它子系统被迫暂时停止运作。随着CPU频率迅速增加至Gigahertz的等级，系统中其它部份却无法与CPU同步运作，造成系统中的不同部分须暂时等候的状况。除了明显的缺乏效率外，这种情况让业者难以提升速度与带宽。

FPGA IP 核心属于预先设计的解决方案，让顾客能获得各种现成的复杂功能。这让工程师不须分心开发各种标准功能，而可专心开发更高附加价值的功能，突显最终产品的特色。FPGA在标准总线的应用最为理想，因它符合各种产业规格以及满足业者对于关键时序以及缩小逻辑组件的需求。工程师能运用这些多元化的核心，针对本身特殊应用，开发各种客制化逻辑组件，不需花费数千小时的时间自行开发与测试总线接口。

带宽响应

业界的因应之道就是开发各种新型互连机制，有些技术的数据传输率已超越10 Gigabit。各种新推出的标准像RapidIO、XAUI、HyperTransport、InfiniBand，已获得Intel、AMD、微软、康柏、戴尔、HP、Xilinx、以及Sun等大厂的支持。其它标准皆是现有技术的效能升级版，包括POS-PHY4、Ethernet以及OC-12、OC-48、OC-192等ATM光纤网络规格。这些持续演进的标准涵盖所有架构领域，从主板上的芯片对芯片通讯、串连各子系统的通讯背板，到储存、区域、以及宽域网络（SAN、LAN、以及WAN）等。

平行标准可区分为两大类：

PCI系列标准

尽管业界经常在预测PCI已开始走下坡，但此项主板总线架构仍有多年的发展空间。PCI-X可支持更高数据传输率，加上Compact PCI 抢攻VME所盘据的市场，延长市场上旧型机板与PCI插槽至少十年的存活空间。支持PCI的各种IP核心已被应用在数千种设计中，造就出产品得以迅速问市的理想环境。

但PCI亦常面对挑战。随着从32位、33MHz版的PCI-32演进至64位、66MHz的PCI-64/66规格，到最新的64位1 Gigabit/s 数据传输率的PCI-X，PCI一直在改变总线插槽规格，以追求更高的总线带宽与数据传输率。现今的PCI-64/66在额定速度下能支持5组插槽，而133MHz的PCI-X总线能支持两组适配卡，往后发展的新规格必须克服的是桥接以及延迟方面的问题。

标准总线尽管有以上这些缺点，但PCI与PCI-X仍被广为采用，业界亦发展出各种支持PCI的FPGA IP核心。种类多元的PCI I/O芯片与IP核心，让PCI总线更容易建置。在可预见的未来，除了像支持多重I/O总线架构（称为 "非汇整"型）的服务器外，PCI仍将列于各种新型标准之列。但是在来源同步平行（SSP）领域中，局势就更为复杂，其中有多项考虑因素仍值得注意。

《图一 PCI Express Endpoints》

《图二 PCI Express Core Functional Partition》

RapidIO

RapidIO 主要支持系统内部的传输，在30英吋的距离内支持全双工通讯，在网络市场方面亦支持各种电信与高效能嵌入型系统。

RapidIO 是一种分组交换互连架构，其原理接近因特网通讯协议（IP）。但它主要作为处理器与外围组件之间的接口，这种环境要求的是高带宽与低延迟。因此它的设计目标是在微处理器、DSP、通讯与网络处理器、系统内存、以及外围组件之间传递与控制信息。它提供全局分享的内存、讯号传递、以及由软件管理的编程模块。

初期的RapidIO规格定义出一套理想的物理层技术，适合在标准印刷电路板上支持芯片间与机板间的通讯，并能运用低电压差动讯号（LVDS）达到10 Gigabits/s以上的传输速度。如此高速是透过8位的平行输入与输出埠所达成；由于链接埠能扩充至16位或甚至更宽的规格，故流量可提高至10 Gigabits/s以上。

RapidIO可望取代传统总线以及各种以处理器为中心的架构，提供更具弹性、交换导向的新标准。但即使如此，支持厂商宣称RapidIO能针对应用软件提供支持，不需开发新装置的趋动程序。此外，业者亦强调改版的过程中不会对操作系统造成影响。它亦能用来桥接其它总线技术，例如像新发展的InfiniBand以及旧型PCI。

HyperTransport

由AMD开发的HyperTransport是另一种系统内部通讯架构。AMD将它称为 「一套串连主板上各IC的点对点（菊链式）线路」。因此它的应用范畴不会像RapidIO支持机板链接般的广泛。

HyperTransport的每组菊键式链接包括双向的点对点式连接。这些链接在每个方向可支持2、4、8、16、或32位。故每对针脚的基本数据传输率为800 Megabits，汇整带宽从800 Megabits（4位总线单向可达400 Megabits）6.4 Gigabits（16位总线单向可达3.2 Gigabits）。传输方面采用IEEE LVDS规格，由于采用100奥姆的差动阻抗，让业者能使用低成本的印刷电路板。在800 Megabit/s的运作速度下，线路长度最高可达24英吋。

AMD 指出低针脚数是HyperTransport的重要优势，55针脚的HyperTransport组件总线比针脚数较少的PCI-32/33提供多12倍的带宽。AMD亦预先考虑可携式系统的需求，针对各种行动系统规画一组选用式的联结关机讯号。当系统切换至HyperTransport的组件停机模式时，每组针脚的耗电降为零。

很明显RapidIO 与HyperTransport之间有竞争的关系，目前尚难以判断何者会成为主流。此外，AMD的介入将促使英特尔加入战局。英特尔的新世代I/O标准确定不会与HyperTransport兼容，虽然英特尔已发表一些初步声明，但实际标准尚不明确。不论最终的结果如何，使用HyperTransport核心建置FPGA的设计业者仍能将建置新产品所需的时间缩至最短。

支持跨系统的技术联盟-- OIF 论坛

光纤系统封包接口的规格正面临混沌的战局，其中包括Flexbus 3与4、POS-PHY Levels 2、3 与4、OIF SPI-3、以及OIF SPI-4 phases 1 与2。但由于光纤跨网络论坛（http://www.oiforum.com）在标准化上的努力，简化了问题的复杂性，该论坛成功将Flexbus 与POS-PHY发展至SPI-3 与-4的阶段，并维持回溯兼容的能力。

根据OIF表示，这些标准的目标是 「促进SONET/SDH通讯系统的厂商在芯片与模块间层级的互操作性」。SPI是介于主机-系统-链结层、物理层组件（PHY）、以及其余SONET/SDH子系统（讯框器、SERDES、以及光电转换器等）之间的系统。OIF定义许多不同版本的电子接口，专为持续演进的传输速度与技术量身订制。每个版本锁定特定的应用环境，例如：

在这些光纤网络总线中，业界目前推出的各种FPGA IP核心让设计业者能推出支持上述标准的新产品。

（Babak Hedayati 为Xilinx产品解决方案营销部资深经理、Mark Aaldering为 Xilinx IP解决方案部门资深经理）