堆叠式晶片构装技术，是指将一个IC晶片直接堆叠在另一个晶片上，并进行电气连接和构装的技术，若应用在记忆体晶片堆叠，是一种既能增加记忆体容量又可同时减少占用面积的方法，而此技术已经在行动电话市场上站稳脚步。这项技术的优点被业界不断地讨论，而且似乎正演变为可替代系统单晶片（SoC）IC设计方法的堆叠式系统化构装（System-on-3D）。

堆叠式系统化构装是一种革新性产品，目前在制作技术上仍具有相当高的难度，但在半导体制程日新月异下，构装技术更需不断精进。堆叠式系统化构装在技术成熟的传统IC构装产业中，只是刚起步的阶段，不过随着应用面不断扩大，将来的商机还会更加可观，这对已竞争过度的构装产业来说不啻是一项好讯息，且因技术门​​槛拉高，能竞争的业者将越来越有限。

高速数位讯号设计的挑战

尽管半导体技术的进步，已使得桌上型电脑用的微处理器（CPU）可在2GHz工作，然而晶片与晶片互连间难于解决的高速效应，却始终把系统时脉（Clock）频率限制在133MHz左右，因此微处理器、晶片组和主记忆体存在着许多不同时脉速度相异的现象，其中之一便是微处理器速度，又称为内部或CPU时脉速度；另一个则是前端汇流排（FSB）──它是处理器和北桥晶片之间的连接通道。以上所述即为所谓的晶片与晶片间传送讯号的速度，但晶片与系统之间这种巨大的差距则严重阻碍了高性能产品的开发。

过去，晶片构装上的连线和电路板上的走线可以被看成是简单的连接导线或通路，可以忽略其电性等效效应，也就是说，可以视为没有任何损耗、传播延迟以及电容或电感的杂散效应，由基本电路理论的基础说明，所有的电压／电流定律只适用于低频电路，因其元件的尺寸相对于讯号的波长而言是可忽略的（通常小于波长的十分之一），故称为节点（Lump）电路。但是随着更新后的逻辑元件的出现和时脉速度的加快，这种基本的假设已不能成立。当讯号边缘速率与讯号沿着走线往返的时间相当时，可改变电路行为的传输线效应就会凸显出来，分析电路必须以高频电路设计来看待。

高频电路特性

在高频电路中，由于波长较短，元件的尺寸就无法再视为一个节点，某一瞬间元件上所分布的电压／电流就不一致了，因此基本的电路理论已不适用，而必须采用电磁学中的反射及传输模式来分析电路。 (图一)说明完整的讯号传递路径是指：讯号由一晶片传递至另一晶片的路径，包含讯号发送晶片的构装路径、PCB板的导线路径及接收端晶片的构装路径，故当数位产品的发展速度越来越快时，工程师将遇到愈来愈大的挑战。

《图一　完整的讯号传递路径所发生的讯号完整性问题》

高速数位讯号以高频类比讯号分析

数位电路的工作讯息完全靠所传送的方波数位讯号（Digital Signal）所控制，同一个方波数位讯号表现在时域与频域时其内容讯息会是一样的，可利用傅利叶转换（Foruier Transform ），看出时域的讯号在频域所存在的讯息。分析方波讯号在频域的高频讯息，代表着上升或下降的时域讯息，因此决定讯号传递路径所需之频宽的是根据方波讯号的上升或下降缘时间，而非方波讯号的频率。另一方面是数位讯号的高谐波成分拥有更高频率的频域，其涵盖频域在设计上必须考虑，所以数位讯号是有必要以高频类比讯号来分析。

一般的数位电路设计经验，当讯号所通过的接线或通路长度（cm）大于讯号最快的上升或下降缘时间（ns）的8倍时，传输线效应会明显影响电路的行为。如CMOS电路中，频率200MHz之讯号上升缘时间约为0.5ns，当导线长度小于4cm时，传输线效应不会产生影响。不过，当设计的过程中出现越来越多的快速逻辑元件被使用时，工作电压不断降低，使得方波讯号的上升或下降时间持续缩短，需以高频高速讯号考量时，单从PCB板的元件组装来缩短讯号路径己相当困难，而采用先进的晶片构装方式来缩短讯号传递路径，将是未来的应用趋势。

构装的设计将会与晶体电路设计等量重要

由于电子产品趋势走向轻薄短小、高效能及高速度化，不仅元件的尺寸缩小，构装载板电路也往细线、小孔或增加层数的高密度基板发展，这个发展对电路设计人员是忧喜掺半，喜的是可增加布局的密度，以完成缩小电路面积的要求；忧的是高密度的布局必须更小心电气特性的影响，避免线路间由于不当的设计造成杂讯，使整体工作效能降低或电路无法正常运作。因此设计者必须把眼光放远，除完成布局外，更须将讯号完整性、EMI干扰的电性问题，以及应力与热传问题一起考量，这些问题的出现也正说明电路板设计将会与积体电路设计等量重要。

半导体构装本身除了保护晶片外，​​也负责将晶片的讯号传递出去，但这个传递路径并非完美的传导体，构装的路径相当是一个电阻（R）、电感（L）、电容（C）等元件组成的等效电路，所以当高速的数位讯号在传递过程中，会因为封装所产生的寄生参数效应影响，造成讯号工作不正常，称之为：出现讯号完整（Signal Integrity；SI）的问题。当讯号频率增加，将使时脉上升缘（Rising）和下降缘（Falling）的边缘速率上升，时序问题首先暴露出来，因为传输线效应造成的阻尼振荡（Ringing）、正尖峰（overshoot）和负尖峰（undershoot）有可能超过规定的杂讯容限（Noise Margin），而使讯号判断错误。

先进构装技术可改善讯号完整性问题

在低速系统中，互连延迟和阻尼振荡可以忽略不计，因为在这种系统中讯号有足够的时间达到稳定，但是当边缘速率加快、系统时脉（Clock）速率上升时，讯号在元件之间的传输时间缩短了，构装的等效电路将产生高频谐振现象。其它可能遭遇到的一些电性问题与杂讯现象有：串音（Cross-talk Noise）、反射（Reflection Noise）、接地反弹（Ground Bounce Noise）、讯号不对称（Signal Skew），同步开关噪音（ Simultaneous Switching Noise）以及电磁辐射（EMI）等等都将呈指数成长，要解决这些高速设计问题需要在整个讯号通路上消除阻抗不匹配，并严格控制布线路径走度，而这些讯号完整性问题都可利用先进的构装技术，减少晶片和构装互连的寄生参数效应来改善。

单晶片构装的连线方式比较

完整的讯号传递路径是指讯号由一晶片传递至另一晶片的路径，传统的单晶片构装方法可细分成两层连接，第一层连接将晶片输出／输入讯号接点与构装载体（ carrier）接合，在半导体构装中只有少数的几种接何方式被广泛应用。打线接合是其中最普遍的第一层连接技术，其次是卷带式接合、锡球、导电胶及薄膜溅镀（thin film sputtering）等接合方式，上述方式的连接点都是藉由加压或加热来达成连接。第二层连接是指将构装好的IC黏着到印刷电路板上，经由电路板到另一颗晶片的构装载体才能到另一颗晶片的输出输入接点，第二层连接在多脚化与小型化的要求下，使得引脚的微细化成为必然的趋势。而电子产品为实现小型化及轻量化，也尽量采用小型基板，并在其上​​方进行高密度构装，然而为达到高密度构装必须缩小引脚的间距，以达到引脚的微细化。例如有一种所谓BGA的连接方式，是没有引脚的构装型态，主要是以底部球状的焊锡凸块取代既有的引脚，因其引脚列于底部，所以不会使构装面积增大，因此此方式将成为IC构装发展的趋势。

覆晶接合构装技术

传统BGA构装型式中，晶片与构装载体的连接，仍采用打线接合的方式，因为金线连接两者仍有一段距离且金线本身相当细，因此也含有相当大的寄生电感参数，若将此连接的方式再改为覆晶接合（Flip-Chip），以覆晶凸块连接晶片与构装基板，对电气特性的效能也会有所帮助。覆晶的特色是以凸块连接晶片与基板，不过使用凸块有许多因应力而造成可靠度不佳的现象，业界于是想到于凸块间灌入底胶（Underfill）来改善，但是灌入底胶是一道繁琐的程序，再加上构装后的成本始终居高不下，这就是目前覆晶构装所面临到的瓶颈。

另一种无凸块式覆晶技术（Bumpless Flip-chip）的连接方式，一样没有打线方式的金线长度，也减少了覆晶凸块的高度，晶片与构装导体几乎直接连接在一起，钰桥半导体发展的B2 Technlogy，即是结合无凸块式覆晶技术与具有弹性特质的BGA铜金属凸块，除了在电气特性的效能会有更明显的改善外，弹性特质的BGA凸块在与PCB连接时，也可以确保优良的接合可靠度。

然而，除了构装的方法与构装结构的改良，以达到轻薄短小的要求外，由于构装线路的高密度布局与元件高速度的操作讯号，将衍生出讯号传导路径的电磁寄生（Parasitic）效应，将会严重影响所传递讯号之完整性，因此构装在电气方面的考量也将是重要课题。

平面式多晶片构装与堆叠式多晶片构装的比较

所谓的平面式多晶片构装，是指将数个晶片直接连接在一个内有线路的基板上，这个基板常常是有数层的金属导线，层与层之间再利用导孔来连通。另外多晶片构装具有第一层次构装与第二层次构装的功能，有时候它们被称为第1.5层次的构装。平面式多晶片构装除了能提高构装密度外，减少构装路径与PCB板组装后的导线路径，因此可大幅地减轻讯号延迟的问题。

堆叠式多晶片构装近来受到关注的原因之一，是因为IC间的导线长度缩短，有助于高速化的发展，且堆叠式的构装方式使电路布置的自由度相对提高，从前只能在XY平面上进行IC之间电路的配置，由于可以作立体化的配置，故可朝向Z方向堆叠，也因此IC间资料传递的时间得以缩短，达到高速度的目的。

(图二)说明平面式多晶片构装不如堆叠式多晶片构装的原因，系因平面式将多颗IC并列，但因缺乏像立体式构装在空间配置上的自由度，因此在高速化的发展就受到限制；堆叠式构装可以实现比个别晶粒面积合计值更小的构装面积，换言之，堆叠式多晶片构装可以做到比平面式多晶片构装更小的构装面积与晶片间讯号传递路径。

《图二　平面式多晶片构装与堆叠式多晶片构装的讯号传递路径比较＜资料来源:Source：钰桥半导体》

堆叠式多晶片构装技术比较＞

堆叠式多晶片构装技术的发展极为快速，因此堆叠的型式也呈现多样化的状态，目前构装市场推出的主要方式为晶片堆叠（Chip Stacking），如(图三)说明，晶片堆叠是将一个利用打线接合至基板的裸晶上再贴上另一颗裸晶，同样再以打线接合的方式连接至接合点，这技术在行动电话市场己大量采用，将Flash与SRAM的2颗晶片进行堆叠、并构装在一起，大幅减少整体的重量及构装面积，但此技术仍只应用在2颗晶片堆叠，若出现更复杂的晶片堆叠要求时或增加晶片堆叠的数量时，晶片打线接合方式将出现构装良率过低或达到此技术发展极限的问题。由图三的说明中，我们了解此方法的缺点与限制，也就是晶片的尺寸必须不一样，否则必须在晶片间加入垫块，利用垫块的高度保持打线接合所须的线弧高度。

《图三　打线接合的晶片堆叠技术》 资料来源:Source：Amkor Technology, Inc.

另一种堆叠方式称为构装堆叠（Package Stacking），构装堆叠是将个别晶片构装完成后再进行堆叠的动作，如(图四)，各别晶片利用打线接合至基板并构装完成后，利用焊锡球堆叠各别的构装体，若采取这样的方式，其优点在于当个别的IC构装完成后可先进行测试，并只将通过测试的构装进行堆叠，以解决无法取得良好裸晶的问题。目前这种构装方式的研究方向在于使堆叠后的厚度可以减小，因使用传统打线接合的方式，其体积上的缩减相当有限。

(图五)为超薄堆叠式晶片尺寸构装（Ultra-thin Memory-on-3D），此技术相当适合应用于记忆体的堆叠构装，利用钰桥半导体开发的无凸块式覆晶（ Bumpless Flip-chip）技术，将可降低晶片与基板连接的高度，这技术将是未来发展薄型化堆叠构装的关键所在。

《图四　晶片打线接合式的构装堆叠》 资料来源:Source:Sharp Corporation

《图五　超薄堆叠式晶片尺寸构装（Ultra-thin Memory-on-3D）》 资料来源:Source：钰桥半导体

被动元件的整合

在高频与高速的电子产品中，被动元件目前扮演了相当重要的角色，如RF匹配电路所用的电感器与电容器、数位电路里所需的去耦合电容与消减杂讯效应旁路电容、终端电路所用的电阻器等。

根据美国Primark估计，无线通讯系统中主动与被动元件数量比大于50：1，换言之，被动元件大约占40％的电路板空间，因此当我们努力减小主动元件的构装体积，将面临很多的组装空间因被动元件的存在而无法缩小的问题，因此被动元件的整合将是电子业界发展的重点。

被动元件整合进入IC中──薄膜技术（Thin Film）

先进的互补式金氧半导体（CMOS）制程，除了应用在积体电路的主动元件电路制造外，目前的技术亦可制作被动元件于积体电路中，以CMOS制程技术制作电感是利用矽基材与SiO2 上方的金属层绕成螺旋状。在高频下，受到Substrate和SiO2寄生效应的影响，其电感的品质因素（Quality Factor）会随之下降。另外，电感器体积大小影响整个晶片的有效容许面积，这将增加晶片的成本。

嵌入式被动元件（Embedded Passives）

目前另外一个与被动元件整合有关的热门话题，就是所谓的嵌入式被动元件（Embedded Passives）技术，它是将系统所需要之被动元件整合于构装基板内，达到系统化构装的需求，所以也被称作功能性基板，目前的技术有：陶瓷基材（Ceramic）的低温共烧技术（LTCC）、有机（Organic）基板配合高介电系数的介电层材料技术，或是利用嵌入式高分子厚膜（Polymer Thick Film）技术等。嵌入式被动元件的优点除了减少被动元件占用的基板表层面积以及将被动元件更加接近主动元件外，更由于没有被动元件的构装接脚所产生的寄生效应，因此电气特性在高频讯号的表现上将更加稳定。

功能性基板因内藏有功能性之被动元件，因此跳脱出传统电路板仅扮演电气讯号传送界面接合的角色，而将基板推升为功能性元件之一。这使电路板产业面对产业结构上莫大的转变，然而利用功能性基板技术来高度整合成为SiP，仍有很大的技术瓶颈。

被动元件整合进入构装中

SiP与早期发展的MCM或MCP技术之不同点在于，它可以整合其它元件，如被动元件及天线等系统所需的元件于单一构装里，并使其具有完整的系统功能。被动元件为了避免杂讯干扰与发挥有效消减杂讯的功能，必须放置在接近主动元件的构装接脚处，而SiP构装通常会将电路设计所需的被动元件直接放入构装体内，并接近主动元件裸晶片的接脚旁，将能减少主动元件构装路径所产生的寄生效应。

以无线通讯市场为例，随着802.11g、Home RF及蓝芽（Bluetooth）等短程无线标准的建立，其具有无线功能的新型电子产品发展迅速，就目前来说，外形尺寸将是影响可携性产品竞争力的关键。无线产品的被动元件占据大部份的电路板空间，多数制造厂商将无线功能电路简化为3-4个模组设计，如功率放大器（Power Amplifier；PA）模组、射频（RF）功能区模组、基频（base-band）功能区模组。

以功率放大器为例，以往它的被动元件设计是采用分离式元件（Discrete）进行组装，但这样作在阻抗的匹配问题上会有微调（Tune）的困难，因此有些PA晶片厂商在设计功率放大器模组时，会将PA晶片与几个被动元件构装在一起，以提供输出与输入端达50欧姆的阻抗匹配电路，这样除了使产品在高频讯号更加稳定外，还能大幅减少无线通讯产品所需之外部元件。模组化设计只是初步的规划，最后终将整合为SiP发展，其优点在于IC设计公司已经为下游系统客户解决了部份的相容问题，且SiP可让产品体积减小，缩短设计时间，加速产品上市时间，同时节省成本并增加可靠度。

被动元件利用堆叠构装的整合

钰桥半导体发展混合式立体堆叠构装（Hybird-on-3D Packages）技术，如图六说明，将堆叠的技术不仅只应用在主动元件堆叠上，更将技术发展到被动元件也朝向Z轴的方向整合，这将使得整合的子系统获得最小的连线长度，甚至能接纳光讯号，达到最大的效能提升。

Hybird-on-3D构装可应用在如功率放大器、全球定位系统、无线通讯模组、蓝芽模组、影像感测模组、快闪记忆卡等，也可广泛地扩及电子产品内部非IC类零组件的整合，例如影像感测模组包括有影像感测器、驱动晶片、被动元件、镜头、软板、保护罩等，在占用空间大幅缩小下，有利业者将拍摄影像的功能整合进手机、PDA等非数位相机的产品内。

《图六 混合式立体堆叠构装(Hybrid-on-3D Packages) 》 资料来源Source：钰桥半导体

结论

包括手机、PDA、MP3等各种消费性电子产品，愈来愈讲求整合与模组化，因此市场对SiP模组的需求也持续增加。根据预测，2003年在单价较高的彩色手机需求带动下，出货量将达到4.4亿支，与过去比较出现了明显的成长，这样强劲的市场需求，也意味着System-on-3D模组的未来充满商机。钰桥半导体发展混合式立体堆叠构装（Hybird-on-3D）技术，将具不同功能的IC或电子元件，包装于同一构装体内，除了不会立即颠覆整个半导体产业生态外，还能以最小的代价与技术风险做到系统化概念，可视为SoC发展过程中的衔接作法。

（作者任职于钰桥半导体）