為了維持每一個個別封裝單位的薄度，因此利用電化學電鍍或是錫球接合等無凸塊連接的方法來直接連接線路與晶片輸出入墊，並不會使用傳統的打線接合、導線連接、錫鉛凸塊、基版或是真空濺鍍薄膜等製程。晶片的輸出入墊藉由線路的繞線與垂直於線路的Z軸連接點（如銅柱或是彈性接頭）相接，個別的堆疊單位被垂直置放在一起，其銅柱或是接頭則是經過對位與其他單位相連接。一次的回焊作業便能在同時間內將所有堆疊單位連接在一起，而完成3D堆疊封裝。有彈性與可變特性的錫膏及繞線線路則將提供多樣垂直連接的可能，而可以應用在不同厚度與尺寸的晶片與封裝體上。無論晶片及封裝體功能的類似與否，都可以經由選擇不同的線路與連接用的柱體或是接頭，來增加封裝的密度與性能。
在電子系統的領域中，不斷有增加元件功能、縮減尺寸與降低成本的需求，藉由半導體晶圓製造中更高度的整合與先進封裝技術，已可滿足大部分此類需求，晶圓製程現在也仍持續努力來縮減積體電路的尺寸以便增加電路密度及加強功能。這種方式在過去已經有相當良好的成績，在未來仍將有持續的發展，然而在晶圓製程中良率的控制、光學曝光顯影系統解析度限制的突破及不同材料及設備妥善的準備等，都會是影響未來進一步縮減晶片尺寸的顯著障礙。電子產業因此將注意力慢慢移轉至半導體封裝，並在其技術上著手以尋求解決增加系統功能與性能、縮減尺寸與降低成本等嚴苛需求的方法。
高密度與多功能的半導體封裝
單晶片封裝
當晶片的速度增快時或是當最終產品與系統的尺寸構成障礙時，如何盡可能緊密地置放晶片以便有更好的訊號完整性及因應空間擁擠限制的重要性便與日俱增了。為解決這些問題，近年來便出現了晶圓級封裝及晶片尺寸封裝等技術的發展，雖然這些封裝技術能提供相當程度的改良與進步，但要想再進一步縮減尺寸及改善性能，仍面臨實務與製造上的許多限制而難以有效的達成。
多晶片模組
結合多晶片在一個共同平台或是在一個封裝體內的混合封裝，是單晶片封裝的另一種選擇。多晶片模組的目標是以合理的生產製造成本來達到更高的封裝密度（即減少每一晶片的體積與規模）及更好的訊號完整性。然而這些封裝通常是在X-Y方向二維結構上的數顆晶片連接在一個互相連通的平面基板上。
3D堆疊封裝
為了能達到更高的封裝密度、進一步縮減尺寸及縮短訊號傳輸的距離，垂直堆疊數顆晶片的三維（3D）封裝因此因應而生。這些封裝是利用Z方向來有效的增加封裝密度，並經由整合而增加封裝體的功能。
要能夠在有限的空間中以高轉換速度或頻率運作，並能展現大量資料處理能力的電子系統如快取記憶元件，就是此一解決方案的主要推手。其他推手還包括SDRAM記憶體、快閃／SRAM記憶封裝及高性能混合訊號的射頻與無線封裝等。
一般來說，3D堆疊封裝可以分成兩種不同方式：一種是先將單晶片進行封裝，再將這些封裝好的晶片垂直堆疊在一起並以錫球或是折角的導線作為垂直的連接。在堆疊TSOP（thin small outline packages）、BGA（ball grid array）及TCP（tape chip packages）時往往會利用此種3D封裝方式。每個個別晶片封裝體間的晶片是以打線接合、導線接合、膠帶自動接合（tape automated bonding； TAB）、覆晶（flip-chip；FC）接合等方式連接。另一種方法是先將裸晶片堆疊在其他裸晶片之上，再利用打線接合、導線接合、錫鉛凸塊或是薄膜繞線來提供到介層支撐及連接堆疊晶片後續的垂直相互連接點。
這兩種方法都各有其優劣點，但是當面臨堆疊不同外觀尺寸與厚度有變化的晶片時，它們都共同缺乏應用的彈性，也同樣的必須面對晶片測試、輸出入墊位置限制、垂直繞線能力不良及無法重製使用等技術方面的挑戰。此外，這些3D堆疊封裝通常是以複雜製程所生產製造的，其製程開發非常困難且其量產成本非常的高。
目前國內已經發展出應用在無凸塊覆晶封裝的創新無凸塊接合技術，與其他多數新封裝技術不同的是，此一技術是利用傳統並已廣泛應用的印刷電路板、導線架及半導體封裝後段作業之製程、設備、材料、零組件與服務等所建構。本文將說明如何把此一原來應用在單晶片的技術延伸應用在創新的3D堆疊封裝上。
3D堆疊封裝接合技術製程步驟
用來製造3D堆疊封裝的關鍵性接合技術及製程步驟摘要如下：
1.薄膜再分佈
利用銅或是銅壓合板作為起始載具材料，可將形成微細再分佈線路的製程由濺鍍-電鍍-蝕刻等步驟簡化為電鍍-蝕刻步驟即可完成，利用電化學電鍍等的增層製程或是減除製程，能夠成功的完成線寬/線距小到50-μm的微細線路分佈。(圖一)為在銅載板上設計規範為最小線寬/線距50-μm的微細鎳/銅線路。
2.覆晶黏著
由於以銅材為基礎的載板材料具有相當穩定的支撐力量，利用傳統非導電性晶片黏著膠材，可以非常精確地以覆晶作業將晶片黏合在此一相同材質而且強固的基材上。當晶片被黏著在有鎳／銅再繞線線路的銅板上後，可以藉由傳統的封模製程或是印膠製程，以封模膠材將整個晶片和全部延伸至晶片外部的線路都予以密封保護。(圖二)即是顯示線路與晶片輸出入墊間可以有非常準確的對位。
3.選擇性去除銅材
在覆晶黏著及封模之後，便是將載板另一面的銅材選擇性的去除。藉由選擇能去除銅層卻不傷害鎳層的蝕刻液（如阿摩尼亞系列者），因此可以將有鎳層保護的微細線路留下，而將不要的銅材全部去除。與晶片相對應的繞線線路因此暴露出來，並與其各自相對的輸出入墊整齊對位。對於有線路在晶片外的封裝體而言，封模膠材或是樹脂材料可以在蝕刻過程中提供足夠的機械支撐與保護。在此一階段，繞線線路已經移轉到晶片表面，但是在二者之中仍因有一層薄薄的非導電性膠材間隔而並未相接。(圖三)顯示在銅材去除後50-μm的銅線路與輸出入墊準確對位之情形。
| 《圖三 露出的微細鎳／銅線路與輸出入墊之對位情形》 |
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4.創新的第一層連接
電化學電鍍是一種低成本卻相當穩定的連接方法，因此可以利用電化學電鍍製程而不是錫鉛凸塊來進行第一層連接。由於微細線路已經準確地置放在非常接近要連接的晶片輸出入墊旁，因此利用傳統接合的金屬化製程可以使電鍍相接合。首先在線路與相對應的輸出入墊間開出通孔以便可以相連後者；這可以藉由雷射鑽孔將隔開晶片與線路之間已烘烤過的膠材切除而完成。(圖四)即是以雷射鑽孔所開的一系列通孔，以便進行線路與輸出入墊之電鍍接合。
既然在晶片輸出入墊上的材料已經被除掉，那就該進行電鍍了。由於每一個輸出入墊上方的導電線路都是有電性連接的，因此可以進行電化學電鍍製程，當浸入電鍍液時，線路便會在通孔中慢慢增長而與晶片輸出入墊相接觸，一旦當增長的線路接觸到晶片輸出入墊後，這將引發後者的電化學反應而使得線路與輸出入墊同時增長。電鍍上去的材料最後將作為晶片輸出入墊與線路間實際的導電材料，因此不必利用打線接合或是錫鉛回焊作業。利用此一創新的方法，第一層連接的模式由機械性結合轉移成為冶金性結合而能擁有足夠的金屬性結合力量。
此外，由於導電線路係機械性的對應到晶片表面並不是利用打線接合、膠帶接合、覆晶接合、研磨、錫鉛連接等，因此封裝晶片的表面可靠性將增加而且整個封裝體的高度可以降低。(圖五)顯示一個完整的線路與晶片藉由電鍍製程而相連接的情形。
創新的第二層連接
第二層連接用的陣列彈性接頭可以事先特別設計成為在銅板上直接電鍍形成的薄膜繞線線路的一部分，為了達成此目標，在設計電鍍導線線路時就必須考量原先在銅板上是凹槽的凸出接頭。利用蝕刻或是鑽孔可以在銅板上形成一系列排列整齊的凹槽，再藉由在銅板上電鍍導電線路，而使每一條導電線路都包含位於凹槽的接頭及由此凹槽繞線至晶片的線路。
每條導電線路因此變成一條由晶片輸出入墊至封裝接頭的單獨連續金屬線，在晶片覆晶黏著及封膜且以蝕刻移除載板銅材後，原先填在凹槽中那些已經加熱烘烤過的黏著晶片膠材、封模膠材或是樹脂材料等便成為填滿樹脂凸塊的一部分。利用樹脂有彈性的特性，將使得每一個凸出的接頭有相當的承受力量且有彈性，因此當它連接接頭時，即可提供與印刷電路板優良的接合力。(圖六)即為作為第二層接合用填滿樹脂的彈性接頭。
記憶體的3D堆疊
下面將要簡介的是以無凸塊連接技術開發的3D記憶體封裝製程：
個別堆疊單位製作
此製程必須先進行個別的堆疊單位製作，首先將裸晶片覆晶放置在事先預製完成的平坦繞線線路上，而沿著晶片週邊並有一系列排列整齊作為Z軸堆疊用的柱狀體。為了維持個別堆疊單位的超薄性，因此利用如電化學電鍍或是錫球接合等的無凸塊方式來直接連接線路與被覆晶晶片的輸出入墊；繞到輸出入墊的線路，一致性地垂直延伸並連接到一個或多個的柱狀體，這些柱狀體可以事前先鍍上錫膏以便進行堆疊作業。(圖七)為個別堆疊單位顯示出晶片輸出入墊與晶片週邊柱狀體連接的切面圖。
垂直堆疊作業
用來進行3D堆疊封裝的個別堆疊單位，是以垂直堆放的方式一個接一個地放置整齊，其柱狀體並經過對位與其他晶片相接，經過回焊作業後，所有的堆疊單位同時接合在一起而完成記憶體的3D堆疊封裝。相對的，也可以採行一次堆疊一個的方式進行，而使全部單位堆疊在一起。具有彈性與可變特性的焊錫和繞線線路提供了多樣的垂直連接可能，而可以應用在不同厚度與尺寸的晶片與封裝體上。(圖八)為四顆晶片3D記憶體封裝的橫切面；(圖九)為完整的超薄型記憶體3D封裝。
此一封裝的應用彈性相當大，可以應用在具有相同的尺寸與功能、且以同方向堆疊的多晶片封裝上；也可以應用在不同功能、尺寸、方向及晶片輸出入墊設計的多晶片封裝上。此外，當利用厚度僅150μm或更薄的晶片時，此一封裝也能滿足現在對許多3D堆疊封裝的超薄及混合功能需求。
混合式3D封裝
下面將要簡介以無凸塊連接技術開發的混合式3D封裝製程：
個別堆疊單位製作
此方法首先必須製作個別的堆疊單位，其製程與無凸塊覆晶封裝製程相類似。然而，在晶片上的彈性接頭所填入的，並不是樹脂而是錫膏並進行回焊。對於要與裸晶片互相整合的那些已經封裝完成元件、被動元件或是其他組件的個別堆疊單位而言，這些元件是經過表面黏著作業放在事先已經預製完成有繞線線路與彈性接頭的銅板上，並加以封模。
連通封裝體接頭
為了進行在Z方向的連接，利用雷射可以在封模膠材或在烘烤過的樹脂上開出通孔，以便連接填滿助焊劑的彈性接頭。這些通孔再填入錫膏便形成連通封裝體接頭，以作為與其他個別堆疊單位或是印刷電路板第二層連接之用。
垂直堆疊作業
用來進行3D堆疊封裝的個別堆疊單位，以垂直堆放的方式一個一個的整齊放置，其彈性接頭及連通封裝體接頭並經過對位以與其他單位相接。所有的堆疊單位經過回焊作業後，同時接合在一起而完成混合式3D堆疊封裝。相對地，也可以採行一次堆疊一個的方式進行而使全部單位堆疊在一起。
(圖十)為有散熱銅片以便溫度控制的雙晶片混合式3D封裝。(圖十一)為整合裸晶片、已封裝元件及被動元件的三晶片混合式3D封裝 。(圖十二)為完整的三晶片混合式3D封裝。
密度／功能的主要考量
密度
由於使用無凸塊連接技術的3D堆疊封裝並不會利用到打線接合、導線連接、錫鉛凸塊、基版或是真空濺鍍薄膜等製程，因此最終封裝密度可能將僅由幾個主要的因素所決定。這些因素包括：(1)在製造堆疊單位時所用銅材載具材料的厚度（這將會影響柱狀體及彈性接頭的高度）；(2)被用來堆疊的晶片厚度及用來區隔導電線路與晶片的介電材料厚度。藉由精巧的設計與材料的篩選，在不同封裝外觀規範的最終3D記憶體或是混合式3D封裝都有能力達成超薄的目標。
性能
利用覆晶技術將晶片黏著在平面的繞線線路上，將擁有自晶片輸出入墊至垂直連接點及至其他輸出入墊傳輸距離最短之優勢，這將能夠達成較佳的訊號整合與較少雜訊的運作。由熱傳表現的觀點來看，柱狀體與連通封裝體接頭不僅只是作為晶片間垂直電信連接之用，也可以作為有效的散熱路徑。
功能性
3D記憶體及混合式3D封裝可以運用在不同晶片尺寸及厚度的個別堆疊單位上。也可以運用各種混合的元件及架構設計來滿足特殊的密度或功能需求。這是因為在晶片週邊的系列柱狀體或是連通封裝體接頭及在晶片上的彈性接頭，都可以作為在封裝體內部晶片之間與連接到印刷電路板之間的不同相互連通的選擇。
因此，在3D記憶體封裝中的晶片可以是有完全相同的功能，如SDRAM或快閃記憶體晶片；也可以是有著不同功能，如快閃晶片加上SDRAM或微處理器加上記憶體晶片的組合。在混合式3D封裝中的晶片則可以以各種不同方向進行堆疊（如正面-與-正面或正面-與-反面），也可以與已經封裝好的元件、被動元件或其他組件相互整合。
這樣能夠在較少的限制中以不同方式結合元件的自由及選擇性，能夠提供產品設計工程師更廣泛的彈性來選擇晶片以滿足其資料流程與應用的需求。3D記憶體封裝的運用包括手機記憶體、可攜式快閃記憶卡及智慧卡等。而混合式3D封裝的運用則有移動及無線系統如數位相機、無線區域網路卡、全球定位系統等。
製造
以製造的觀點來說，3D記憶體與混合式3D封裝是利用廣泛運用在印刷電路載板或導線架中的製程及傳統後段封裝的作業，因此可以避免昂貴的新設備投資，並能迅速的以低成本達成量產
即使是在有相同表面積，但僅因前面晶圓製程導致厚度些微不同的多晶片垂直堆疊作業過程中，晶片週邊的繞線線路的延展性及柱狀體或接頭間銲錫的接合，都能夠提供適切的尺寸變化來因應晶片厚度的差異，這將增加可容許的差異範圍而提高生產的良率。
由不同供應商來的晶片或是已封裝元件也可以整合在一起，而不必擔心是否能以整片晶圓的方式取得晶片。也可以（對元件中不同的各單位）在堆疊前進行標準的崩應測試。對3D記憶體而言，最終的封裝尺寸將僅稍大於整合進入的最大元件；對混合式3D封裝而言，最終的封裝將能大幅減少不同元件在印刷電路板上的面積。
測試與重製
無凸塊連接技術的3D記憶體及混合式3D封裝也將相當容易進行測試與重製。在個別堆疊單位疊在一起並相互接合後，此封裝體將可以進行測試以確認堆疊作業並未產生損害。如果發現組裝體已經損害，而且是採用的是可以重製的導電接合（如錫鉛結合），此封裝體便能夠藉著加熱進行分解再替換損害的單位；而此重製3D封裝體並可重新進行測試。由於只是個別單位損害，而不是全部封裝體棄置不用，因此可以降低成本。
由於可以在每一個個別封裝單位堆疊前進行測試，所以可以避免裸晶的測試缺點及免除未測試晶片所帶來的複合良率損失。
封裝外觀
3D記憶體及混合式3D封裝可以設計成CSP、BGA或是其他規範的封裝外觀，以因應下一步作業所需。此一特性將提供設計工程師更高度的彈性及更大的封裝選擇範圍，來達成在3D堆疊封裝上更高的封裝密度及更多功能等的特殊目標。
結論
本文所述無凸塊連接技術的3D封裝，是一種可以增加封裝密度與功能而達到更高度整合的創新技術。此技術係利用有彈性、普遍應用、低成本且簡單的製程來量產3D記憶體及混合式3D封裝以達到增加性能與功能、縮減尺寸及降低整體系統成本的目標。
（本文係譯自鈺橋半導體林文強、姜正廉、楊子?所著之「3D Stacked Packages With Bumpless Interconnect Technology」，原文係於2003年7月發表於美國舉行之28th International Electronics Manufacturing Technology Symposium，並獲得先進封裝組之「最佳論文獎」；譯者潘偉光任職於鈺橋半導體）
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