過去數年來，DC-DC電源供應整合晶片的陸續推出帶來越來越高的效能，這些晶片將電源供應的設計工作取代，減輕了系統設計工程師的負擔。但是這樣的簡化過程卻也帶來了相關知識的斷層，交換式電源轉換器就是一個必須要注意的好例子。在下列的文章中，我們將討論在設計無隔離DC-DC轉換器時避免問題發生的電路板佈線考量。
電路佈線最佳化的第一要務，是轉換器本身的隔離。DC-DC轉換器為電磁場的一個主要來源，它們的EMI頻譜通常會由切換頻率延伸到超過100MHz左右。為了將電容性偶合以及迴路磁場偶合的影響降到最低，我們應該儘量讓轉換器遠離其他的電路，特別是低電壓位準的類比信號線路。
轉換器的隔離，事實上並不簡單。某些電路板會由轉換器的一端接收輸入電壓，而從另外一端發出輸出電壓；例如VME或電信用電路插卡等都包含了相當複雜的迴路，其中電流還高達20A。通常我們透過同一個連接器來取得輸入電壓，同時經由它傳送數個輸出電壓到底板上；因此我們需要將轉換器儘量地靠近連接器，以降低阻抗損失。但是在這塊區域通常會佈滿介面驅動器、底板匯流排以及其他線路等等，因此會有帶來雜訊偶合的危險。在某些情況下，我們可以加入獨立的電源連接器，但是這個做法通常卻需要佔用額外的電路板面積與成本。
銅導線上的阻抗是限制最高的因素，以一段固定長度及厚度的傳導路徑來說，阻抗值為：
其中l為以公尺為單位的導線長度，S則為整個導線的區域面積；而銅的阻抗參數p在20℃時為1.7x10-8/m，70℃時為2.1x10-8/m。舉例來說，20℃環境下0.5寬、35(m厚銅導線的阻抗為1練/cm，這個數字看起來似乎可以忽略；但是如果您是在兩個連接器以及一個底板之間傳送2.5V 10A的信號時，我們就必須要特別注意了。
在某些電路板上，傳導路徑銅線的厚度包含了一個錫鉛層，這個錫鉛層會把等效電阻加倍：
在精確度與傳導路徑損失之間抉擇的話，我們就會想把轉換器儘量地遠離連接器。然後藉由在接近連接器的地方，做遠端Vout測量來限制阻抗耗損的影響，不過得注意電容性偶合的問題。為了要將較大的電流限制在特定的區域，我們將所有的電源線穿過連接器一端的連接點。
MOSFET驅動器
當切換頻率越來越高，切換時間就會越來越短。以500kHz轉換器而言，大約為10nS。在這個頻率下，就算是最短的傳導路徑也會形成大的阻抗。我們必須記住，閘極電流的尖峰值在一瞬間可能達到數安培，因此要合適地安排MOSFET驅動信號的電路板傳導路徑，就必須先分析轉換器的構成方塊圖。
我們就以筆記型電腦用的同步降壓式控制器為例(圖一)，在這裡MOSFET的驅動來源是透過儲存電容(C6與C7)經過數歐姆的驅動器輸出接到閘極。請注意高電壓端的n通道MOSFET Q1的閘極驅動在未定態，此時n通道驅動器就等於一個充電幫浦。
(圖二)A與B中標示出啟動時的電流流經路徑，這時任何串連的電感都會造成重大的影響。在最好的情況下，尖波脈衝雖然較高，但卻只是加大了切換的損失；但是在最糟的情況下，這兩個MOSFET可能會因同時開啟而造成的互導通現象而損害。因此，最佳的佈線安排是在底下元件之間採用最短且最寬的路徑。
仔細檢查C6，我們會發現它提供了Q1與Q2的驅動來源，不過方法卻不相同。在Q1，它形成濾波電容，而對Q2則是儲存電容。由於我們無法同時把C6放到接近高電壓端以及低電壓端的驅動器處，因此我們將它儘可能地靠近Vdd與PGND，也就是尖波脈衝的路徑；同時靠近C7，約等於平均電流。請注意PGND,DL與Vdd的接腳故意安排在一起，因此Q2與Q6的安排是要把PGND,C6(-)與Q2(S)之間的接地傳導路徑縮到最短，再把這個接地傳導路徑透過單一接點連接到靠近PGND接腳的接地區域。為了避免共模阻抗偶合，LX必須要連接到Q1，而PGND/C6(-)則連接到Q2的源極。(圖三)A與(圖三)B則標示了關閉過程的電流流動路徑。
貫孔(via)的數目應該要儘可能地限制。事實上，在di/dt值較高的情況下，因為貫孔所造成的數十毫亨利感抗也會造成相當的影響。因此我們應該將所有的功率元件放置在零件層，甚至是SMD包裝元件，如果別無選擇的話，那麼最好以平行的方式排列多個貫孔。
我們必須記住，控制器在應用上通常會使用比實際需求還高的規格，例如使用10A的控制器來產生3A的電流輸出。由於成本的考量，我們通常會選擇最小可用的MOSFET電晶體；因此晶片上的驅動器規格還是過高，因此能夠提供比所需還高的閘極驅動能力。
由於前面的討論最主要的目的是避免降低MOSFET閘極驅動的速度，因此在上面串連一個較小的10~100蔽犒q阻就顯得相當矛盾。規格較佳且快速的驅動信號，卻會帶來更高的切換雜訊以及RF干擾。但另一方面，較慢的信號則會在MOSFET與二極體上產生較大的切換損失。一個兩全其美的辦法是透過將信號的斜率減緩來降低EMI，但同時還維持可接受的效率。(圖四)B中閘極驅動元件能夠讓我們分別控制上昇與下降時間。幸運的是，較大的驅動器可以讓我們在最後進行最佳化的處理。
| 《圖六 將PGND、功率電流接地以及系統接地分開》 |
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功率線路的傳導路徑佈線安排
(圖四)A與(圖四)B為許多功率轉換器應用兩個常見的高電流迴路。為了應付切換動作帶來的干擾，這些迴路支援高di/dt以及dv/dt。找出這些迴路，可以幫助降低它們造成的影響；請注意di/dt在轉換器內的切換點較高，在轉換器之外則較低。事實上，輸入電容之前與輸出電容之後的電流會達到相當高的水準，不過卻維持穩定；如果轉換器設計得宜，它們的交流成份就會相當地低。
首先必須要將寄生電感降到最低，在這裡我們以昇壓式轉換器為例子，不過相同的原理也可以應用到降壓式轉換的應用上，(圖五)標示了造成大部份問題的寄生電感。我們不詳細研究切換週期中的十個狀態，只考慮在電感電流因MOSFET短路之後的MOSFET關閉狀態。在這裡，二極體的反相電容會透過迴路2快速充電，而二極體陽極端的電壓Va(平常為Vout-Vd)會降到接近0V；而串連電感(LfT+LfD+LfC)則會延長放電時間，因此造成MOSFET更大的切換損失，同時這些電感也會產生雜訊。
尖峰電流則由以電流源模式運作的電晶體所限制，Vds還是為數伏特。對一個2A的MOSFET來說，這個電流源可能達到10A，並在數十ns的極短時間內發生。請記住，透過電感來改變電流會產生一個與電流變化成正比的電壓：
這個轉換動作相當容易產生尖波脈衝。再一次提醒，我們透過將傳導路徑長度縮到最短，並且在MOSFET、二極體與Cout的周圍使用寬短的佈線方式，把寄生電感降到最低，現在大家應該可以了解透過控制閘極驅動信號的斜率能夠降低雜訊。為了限制電阻式壓降與貫孔的數目，功率級SMD元件應該被放在電路板的零件側，而電源傳導路徑佈線則在零件層。如果可能的話，功率系統的接地端也應該在同一層。這樣的安排還有另外一個好處，那就是對接地區域的干擾會降得更低。如果想要消除幅射磁場，我們可以將功率電流迴路的區域縮到最小。
在必須要將高功率路徑繞經非零件層的場合，我們應該選用遠離電感或濾波電容的路徑。例如降壓式轉換器的Cout或昇壓式轉換器的Cin，因為流經這個路徑的電流幾乎穩定不變，因此不會產生雜訊，只會造成電阻效應的壓降。如果您將這個路徑安排在零件層正下方的一層，那麼寄生電感效應會更低；為了避免共模阻抗的偶合，我們應該要將PGND、功率電流接地以及系統接地分開，請見(圖六)。
電容與其他元件
在DC-DC轉換電路中，我們必須要特別注意電容兩端的走線路徑，電容值高且ESR值低的電容通常相當昂貴，但不良的佈線方式則可能會抵消它們的效能。不過另一方面，良好的佈線則可能會將輸出雜訊由150mV降低到50mV。而漣波雜訊的大小通常與電感值、電容的ESR以及切換頻率等相關；但是HF雜訊(尖波脈衝)則由寄生元素與切換的動作所決定，依切換頻率不同，我們可能會面臨由1MHz到10MHz的尖波雜訊。
在佈線安排不良的情況下，請見(圖七)A，導線路徑長度造成的寄生電感會造成問題。其中L1造成雜訊的增加，而L2則會限制HF電容CoHF的衰減。(圖七)B的修正線路則是將輸入路徑(In)導入電容的一端，而輸出路徑(Out)到另一端。現在解決了大型元件的安置與佈線問題後，我們將注意力放到電感器上。一個被討論但不想使用的偶合允許功率迴路中的電流連接控制器的電源(Vcc)，請見(圖八)A，經Lp1切換所帶來的高di/dt值會造成Vcc過高，可能達到數百mV，如：
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