联华电子与益华电脑（Cadence）於今（1）日共同宣布以Cadence Integrity 3D-IC平台为核心的3D-IC叁考流程，已通过联电晶片堆叠技术认证，助力产业加快上市时间。

联电的混合键合解决方案可整合广泛、跨制程的技术，支援边缘人工智慧（AI）、影像处理和无线通讯等终端应用的开发。双方此次在晶圆对晶圆堆叠技术上的合作，采用联电40奈米低功耗制程，以Cadence Integrity 3D-IC平台验证该设计流程中的关键3D-IC功能，包括系统规划和智能凸块（bump）的创建。经由Cadence的Integrity 3D-IC平台，可将系统规划、晶片与封装实现以及系统分析整合在单一平台上。

联电元件技术开发及设计支援??总经理郑子铭表示：「成本效益和设计可靠度的提升是联电混合键合技术的两大主轴，同时也是此次与Cadence合作所创造的成果与优势，未来将可让共同客户享受3D设计架构所带来的优势，同时大幅减省设计整合所需时间。」

Cadence数位与签核事业群研发??总裁Don Chan表示：「随着物联网、人工智慧和5G应用的设计复杂性不断增加，晶圆对晶圆堆叠技术的自动化对晶片设计工程师来说日益重要。Cadence 3D-IC设计流程及Integrity 3D-IC平台已经最隹化，结合联电的混合键合技术，为客户提供全面的设计、验证和实现解决方案，让客户能自信地创建和验证创新的3D-IC设计，同时加快上市时间。」

此叁考流程以Cadence Integrity 3D-IC平台为核心，建立在高容量、多技术分层的资料库上。该平台可针对完整3D设计专案，将设计规划、实现和系统分析，统整在一个管理平台中。

在设计初期，即可针对3D堆叠中的多个小晶片一并进行热完整性、功耗和静态时序设计和分析。叁考流程还支持系统层级、针对连接精确度的布局验证（LVS）检查、针对覆盖占比和对齐度检查的电气规则检查（ERC），以及针对3D堆叠晶片设计结构中热分布的热分析。