有鉴于电子产品Time to Market压力愈来愈大，研发人员的设计时程表也更加压缩，需要大规模整合具有数百万个设计组件（instance）、速度达十亿级（gigascale），EDA厂商新思科技本月（4/7）宣布推出Galaxy 实作（implementation）平台的最新技术── DC Explorer，可协助设计业者大幅加速高质量设计数据（design data）的开发。

新思科技RTL、功率与测试自动化部门资深产品营销总监Gal Hasson表示，在当今大型复杂IC的RTL设计开发早期阶段中，设计数据往往来自各个不同的来源。但是过去的EDA工具却无法快速且有效的进行数据的探究改善、修正设计问题，遑论建立一个可以达到高度收敛实作流程的较佳RTL合成起始点。DC Explorer提供设计人员所需的RTL探究能力，协助他们在进行实作前有效识别潜在的设计改善空间及问题所在。

DC Explorer藉由提供5倍速的运行时间（runtime）以及与DC Ultra RTL合成（synthesis）达成10%的时序（timing）与面积（area）关联性，DC Explorer可处理上述所提及的挑战，同时它还能在数据不完整的情况下执行，如果手边的RTL输入与限制条件、链接库模型不完整时，可以针对欠缺的内容产生整体性报告，因此可以被用于设计流程的最初期，以便管理高质量RTL的开发和限制条件 (constraint)，进而协助设计流程的收敛（convergent）。

Gal Hasson同时表示，如要提高生产力，缩短SOC复杂的设计流程是必走之路。采用DC Explorer目前已获得意法半导体采用。此外，面对处理器厂商不断推出多核产品，Gal Hasson说，多核产品设计相当重视应用，这也是DC Explorer的应用领域之一。